Verilog有的限状态机设计.ppt

第8章　 Verilog有限状态机设计 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.1 Verilog HDL状态机的一般形式 8.2 Moore型有限状态机的设计 8.2 Moore型有限状态机的设计 8.2 Moore型有限状态机的设计 8.2 Moore型有限状态机的设计 8.2 Moore型有限状态机的设计 8.2 Moore型有限状态机的设计 8.2 Moore型有限状态机的设计 8.2 Moore型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.3 Mealy型有限状态机的设计 8.4 SystemVerilog的枚举类型应用 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.5 状态机图形编辑设计方法 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.6 状 态 编 码 8.7 非法状态处理 8.7 非法状态处理 8.7 非法状态处理 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 8.8 硬件数字技术排除毛刺 习 题 习 题 习 题 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 8-1 举二例说明，有那些常用时序电路是状态机比较典型特殊形式，并说明它们属于什么类型的状态机（编码类型，时序类型和结构类型）。 8-2 用mealy机类型，分别写出ADC0809和序列检测器的状态机。 8-3 根据图8-32（a）所示的状态图，分别按照图8-32（b）和图8-32（c）写出对应结构的Verilog状态机。并根据表8-2，分别用3中不同编码方式实现二状态机，并讨论他们的容错措施。 8-4 请设计一种信号去抖动的电路模型，仿真后，讨论其优缺点和使用范围。 8-5 根据8.5节，用表格法和绘图法设计状态机，实现例8-2的功能，用时序仿真波形图验证之。最后将其转变成Verilog程序，将此程序与例8-2相比，讨论他们的表述风格。 8-1 序列检测器设计 （1）实验目的： （2）实验任务： （3）实验思考题： （4）实验报告： 基于5E+系统的演示 示例： /KX_7C5EE+ /EXPERIMENTs /EXP34_SCHK/ 8-2 并行ADC采样控制电路实现与硬件验证 （1）实验目的： （2）实验原理： （3）实验任务1： （4）实验任务2：（5）实验任务3：（6）实验任务4：（7）实验报告： 8-3 数据采集模块和简易存储示波器设计 （1）实验目的：（2）实验原理： （3）实验内容1： 8-3 数据采集模块和简易存储示波器设计 （4）实验内容2： 8-3 数据采集模块和简易存储示波器设计 （5）实验内容3： （6）实验内容4： （7）实验内容5： （8）实验内容6： （9）实验内容7： 8-4 五功能智能逻辑笔设计 （1）实验目的： （2）实验原理：