[信息与通信]Verilog硬件描述语言7设计实例.pptVIP

西安邮电学院计算机系 Verilog HDL模块设计实例 1.组合逻辑电路设计实例： [例1] 八位带进位端的加法器的设计实例（利用简单的算法描述） module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input[7:0] a,b; assign {cout,sum}=a+b+cin; endmodule [例2]指令译码电路的设计实例 （利用电平敏感的always块来设计组合逻辑） //操作码的宏定义 `define plus 3d0 `define minus 3d1 `define band 3d2 `define bor 3d3 `define unegate 3d4 module alu(out,opcode,a,b); output [7:0] out; input [2:0] opcode; input [7:0] a,b; reg [7:0] out;? always @(opcode or a or b) //用电平敏感的always块描述//组合逻辑 begin case(opcode) //算术运算 `plus: out=a+b; [例3].利用task和电平敏感的always块设 计比较后重组信号的组合逻辑. module s