[理学]第5章 ARM存储系统.pptVIP

* 基于一级页表的地址变换： 一级页表描述符可能的格式： * 基于段地址的映射示意图： * 5.3.4 MMU中的存储访问权限控制 AP S R 特权模式 用户模式 0b00 0 0 不能访问 不能访问0b00 1 0 只读 不能访问0b00 0 1 只读 只读0b00 1 1 不可预测 不可预测0b01 X X 读/写 不能访问0b10 X X 读/写 只读0b11 X X 读/写 读/写 * 5.3.5 MMU中的域 域是段、大页和小页的集合。ARM 结构支持16 个域。 对域的访问由域访问控制寄存器（ CP15的寄存器C3 ）的两个位字段控制。即，C3中的每2位控制一个域的访问控制特性。其编码及含义如下表： 编码 访问类型 含义 0b00 没有访问权限 这时访问域将产生访问失效 0b01 客户类型 根据页表中地址变换条目的访问权限控制位决定是否允许特定的存储访问。 0b10 保留 将产生不可预知的结果 0b11 管理者权限 不会产生访问失效 * 5.3.6 关于快表的操作 1. 使无效快表的内容 指令 Rd 含义 MCR p15,0,Rd,c8,c7,0 0 使无效指令和数据Cache MCR p15,0,Rd,c8,c7,1 虚拟地址 使无效整个Cache中的单个地址变换条目 MCR p15,0,Rd,c8,c5,0 0 使无效指令Cache MCR p15,0,Rd,c8,c5,1 虚拟地址 使无效指令Cache中的单个地址变换条目 MCR p15,0,Rd,c8,c6,0 0 使无效数据Cache MCR p15,0,Rd,c8,c6,1 虚拟地址 使无效数据Cache中的单个地址变换条目 2. 锁定快表的内容 * 5.4 高速缓冲存储器和写缓冲区 5.4.1 基本概念 处理器主频较高，通常为几十兆甚至几百兆，而一般存储器（DRAM）的存储周期为100～200ns。存储器的速度严重制约着系统的性能。 高速缓冲存储器（cache）是一个硬件部件，对我们来说是透明的。Cache与主存储器间以块（cache line）为单位进行数据交换。 Cache的存取速度远远大于主存储器的速度，存储器访问的时间局部性决定了采用Cache后，系统的整体性能可以得到大大提高。 写缓冲区(write buffers)由一些高速的存储器构成，主要用来优化向主存储器中的写入操作。 * 5.4.2 Cache的工作原理 * Cache的地址映象和变换方法: 地址映象: 指把主存地址空间映象到cache地址空间，说就是把存放在主存中的程序按照某种规则装入到cache中，并建立主存地址到cache地址之间的对应关系。 地址变换: 是指当程序已经装入到cache中后，在实际运行过程中，把主存地址如何变换成cache地址。 地址映象和变换是密切相关的，算法需要统一。但所有方法都将主存和cache划分为同样大小的存储单元（称为块），在进行变换时都是以块为单位。 地址映象和变换方法包括：全相联映象、直接映象、组相联映象三种方法。 * 5.4.3 Cache的分类 统一/独立的数据和指令cache 使用独立的数据和指令cache，可以在同一个时钟周期中读取指令和数据，而不需要双端口的cache。但这时需要保证指令和数据的一致性。 写回(write-through)和写通(write-back)cache 写回cache指执行写操作时，被写的数据只写入cache，仅当cache需要被替换时才将数据写入到实际的存储器中； 写通则是在指执行写操作时，同时向cache和存储器执行写操作，从而保证数据的一致性。 * 读操作分配(read-allocate)和写操作分配(write-allocate) cache 读操作分配(read-allocate)，只在数据读取时才进行cache内容预取。 写操作分配(write-allocate)，除了在数据读取时进行cache内容预取外，在进行数据写操作时，如果Cache未命中，也进行Cache内容预取，并执行写操作。 * 5.4.4 Cache的替换算法 随机替换算法和轮转法 随机替换算法通过一个随机数发生器产生随机数，用新块将编号为该随机数的块进行替换。 轮转法维护一个逻辑的计数器，利用该计数器依次选择将要被替换出去的cache块。 5.4.5 缓冲技术的使用注意事项 缓冲技术并不是所有情况都适用，对于一些操作，将其设置为非缓冲的更适宜。 * 5.4.6