[2018年最新整理]《DSP原理及应用》课件_第3章浮点DSP芯片TMS320VC33.pptVIP

3.1 TMS320VC33的性能指标 TMS320VC33 简介 指令周期分为13ns和17ns两种，单周期完成32位整数、40位浮点数的乘法运算 DSP工作在75MHz主频时，运算能力达150MFLOPS 片内34K×32位SRAM 片上集成一个同步串口，两个32位定时器，1个DMA通道 3.1 TMS320VC33的性能指标 TMS320VC33 简介（续） 总存储空间：16M×32位 具有程序引导传送功能 具有4个内部译码页码选择信号PAGE0##，可大大简化与I/O及存储器的接口 外部中断可选择边沿触发方式和电平触发方式 3.1 TMS320VC33的性能指标 TMS320VC33 简介（续） 内含8个扩展精度寄存器、两个地址发生器、8个辅助寄存器和两个辅助寄存器算术单元(ARAUs) 采用0.18μm Timeline TM制造技术 1.8V核心电压，3.3V I/O电压 指令功能丰富 `VC33引脚图 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 主要总线接口 D31~D0：32位数据线 A23~A0：24位地址线 R/W#：读写控制 STRB：外部选择 PAGE0#~PAGE3#：外部页选择 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) 主要总线接口 (续) RDY#：准备好 HOLD#：外部总线控制请求 HOLDA#：外部总线控制请求响应 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) 控制信号 RESET#：复位 EDGEMODE：边沿模式 INT3#~INT0#：外部中断 IACK#：中断响应 MCBL/MP#：微机/微处理器模式选择 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) 控制信号 (续) SHZ#：关闭高阻抗 XF1，XF0：外部标志。用做通用I/O或支持被互锁的处理器指令 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) 同步串行口信号 CLKR0,CLKX0 ：串口接收/发送时钟 DR0, DX0：串口数据接收/发送引脚 FSR0, FSX0：发送帧/接收帧同步脉冲 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) 时钟信号 TCLK0：定时器时钟0。作为输入时，定时器0使用该时钟计数；作为输出，由定时器0生成输出脉冲 TCLK1：定时器时钟1 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) 电源和振荡器信号 H1：输出H1时钟 H3：输出H3时钟 CVDD：1.8V电源 DVDD：3.3V电源 VSS：接地 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) 电源和振荡器信号 (续) PLLVDD,PLLVSS ：内部PLL电源/地 EXTCLK：外部时钟 XOUT，XIN：时钟输出/输入 CLKMD0, CLKMD1：时钟模式选择 RSV0~RSV1：保留 3.2 TMS320VC33的硬件结构 TMS320VC33的引脚及其功能 (续) JTAG仿真 EUM1~EMU0：仿真端口0和1 TDI：测试数据输入 TDO：测试数据输出 TCK：测试时钟；TRST：测试重置 TMS：测试模式选择 3.2 TMS320VC33的硬件结构 TMS320VC33的内部结构 内部整体结构及总线 程序指令总线：指令地址总线(PADDR)和指令数据总线(PDATA) 数据总线：数据地址总线(DADDR1-2)和数据内容总线(DDATA) DMA总线: DMA地址总线和数据总线 `VC33内部结构及总线连接 3.2 TMS320VC33的硬件结构 TMS320VC33的内部结构（续） 内部整体结构及总线（续） 内部总线的并行性?高性能 程序指令总线可在一个机器周期内取一个指令字 数据总线在一个周期内可进行两次存储器操作 3.2 TMS320VC33的硬件结构 TMS320VC33的内部结构（续） 存储器和片内I/O设备 `VC33片内的设备和存储器统一编址 外部存储器接口具有32位数据线，24位地址线，存储器与I/O设备统一编址 `VC33内存组织结构 `VC33中断向量 `VC33与片上设备有关的寄存器 3.2 TMS320VC33的硬件结构 TMS320VC33的内部结构（续） 中断 四种外部中断（INT3~INT0） 片内I/O设备中断 RESET信号引起的不可屏蔽中断 3.2 TMS320VC33的硬件结构 TMS320VC33的内部结构（续） 中断（续） 中断向量 INT0~INT3的触发方