[工学]EDA第4章.ppt

EDA 技术实用教程 第 4 章 VHDL设计初步 VHDL设计初步 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 　VHDL的基本模块结构 VHDL的基本模块结构 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 4.2 寄存器描述及其VHDL语言现象 作业： 习 题 习 题 习 题 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 从计数器电路结构上看： 组合电路加1器、锁存器 从优化方面看： 锁存器几乎无法优化，对于纯组合电路来说，可以从电路结构、进位方式、资源利用等多方面进行。 4.4 计数器设计 作业： 4-5 4-6 选择器为Mux21，锁存器为DFF1。 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 小结： 小结： 小结： 小结： 小结： 作业： 4-7 补充： 1、说明同步、异步激励端口的设计方法。 2、对语法现象分类总结 习 题 习 题 习 题 习 题 习 题 习 题 4.5.1 相关语法说明 2. 省略赋值操作符(OTHERS=X) SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); ... d1 = (OTHERS=0)； a1 := (OTHERS=0) ； d1 = (1=e(3),3=e(5), OTHERS=e(1) ); f = e(1) e(5) e(1) e(3) e(1) ; HD河南大学 4.5.2 程序分析 图4-14 例4-22的RTL电路（Synplify综合） If CQI9 Then If RST=‘1’Then Else CQI:=(Others=’0’) If EN=’1’ Then 不完整条件语句 CQI:=CQI+1 If CQI9 Then HD河南大学 4.5.2 程序分析 图4-15 例4-22的工作时序 HD河南大学 4.5.3 含并行置位的移位寄存器设计 【例4-23】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT IS -- 8位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT; ARCHITECTURE behav OF SH