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ModelSim简明教程 ModelSim简介 ModelSim由Model技术公司开发 工业上最通用的仿真器之一 支持Verilog , VHDL以及它们的混合仿真 可以将整个仿真程序分步执行，使设计者可以直接看到他的程序下一步要执行的语句，在程序执行的任何步骤任何时刻都可以查看任意变量的当前值 ModelSim产品 1:ModelSim/VHDL或ModelSim／Verilog ---OEM 2:ModelSim/LNL ---许可VHDL或Verilog，但不同时许可 3:ModelSim/PLUS ---设计者能立刻混合仿真VHDL和Verilog 4:ModelSim/SE ---首要的版本 ---PLUS的所有功能连同附加功能 ModelSim OEM功能 1:提供完全的标准 ---‘87 VHDL ---‘93 VHDL ---IEEE 1364-’95 Verilog ---SDF 1.0 - 3.0 ---VITAL 2.2b ---VITAL ‘95 2:易用的界面 ---通用的平台 课程安排 第一课时: 1:建立项目 2:建立库 3:编译源代码 4:执行前仿真 第二课时: 1：FORCE命令的介绍 2：DO文件的介绍 3：界面介绍 4：设计调试 5：其他相关内容 建立项目 1:打开MODELSIM 2: 选择File/New/Project， 出现右图所示的界面。 3: Project Name ?项目名称 4:Project Location ?项目存放路径 5:Default Library Name ?缺省库名（一般情况为work，系统会在项目存放路径自建work子目录) 建立库 1：需编译的引入文件 ---激励文件 ---源文件 ---源文件调用的子模块 2：库的两种类型 （1）本次新建需编译的库（缺省为WORK） ---包含当前被编译的设计单元 ---编译前必须先建立WORK库 ---每个项目只允许一个WORK库 （2）引用已有的库 ---包含能被当前编译引用的设计单元 ---在编译期间允许多个 建立库的具体操作 选择File→New →Library，出现下面的对话框 选择a new library and a logical mapping to it和输入库名 库的编译:选择Compile→Compile…，出现如下对话框： 映射逻辑新库：选择File→New →Library，出现下面的对话框。 映射现有的库：选择File→New →Library，出现下面的对话框 删除库命令：选中库名以后，右击出现快捷菜单，选择其中的Delete选项。 编译源代码 1：ModelSim中源代码的编译包括两部分：第一部分是对电路进行描述，可以是门级描述，也可以是行为级的描述；第二部分是测试文件的编写。 2：以D触发器为例，对源代码的编译过程进行说明。（转下页） （1）：按前面介绍的方法，先建一个D触发器的工程，D触发器的工程建完以后，出现如下界面： 再重复一次上面的步骤，选择Create New File，弹出相同的对话框： （2）：双击Project列表中的文件dff，打开文件编译的界面。在该界面中，可以输入D触发器的门级描述源代码，也可输入D触发器的行为级描述源代码。（如下图）： （3）：对描述D触发器的两种代码进行分析： ---行为级描述的源代码： module sy_d_ff(q,d,ck,clr); input d,ck,clr; output q; reg q; always @(posedge ck or negedge clr) q=(!clr)?0:d; endmodule ---门级描述： 门级描述必须根据D触发器的原理图来进行描述。（原理图如下所示） 门级描述的源代码如下所示： module dff_clr(q,data,clock,clear); input data,clock,clear; output q; nand nd1(a,data,nclk,clear); nand nd2(b,ndata,nclk); nand nd4(d,c,b,clear); nand nd5(e,c,nclock); nand nd6(f,d,nclock); nand nd8(