EDA存储器实验实验报告及波形.docVIP

计科二班 03号 樊艳波 实验三：存储器实验 实验设备 1、PC机一台 2、数字系统实验箱 3、QuartusII配套软件 实验预习：计算机的存储器是存储各种二进制信息的记忆装置，计算机的内存是计算机不可缺少的部件，用来存放计算机正在执行或将要执行的程序和数据等信息；本次实验主要是学习存储器的组成、分类、容量扩展等内容，学习了Lpm_ram_io定制方法，并设计了存储器的数据通路和附加显示电路，对存储器的数据传送、存储和读取进行验证，预习中主要遇到了一下问题 存储器实验原理框图的理解及各个部分芯片的选择 画图法设计时地址计数器PC的设计 如何修改电路使其能连续读取连续地址单元中的内容 实验的结构框图以及各部分的芯片选择（可以实现连读功能） 实验中几个主要部件的设计如下： 程序计数器PC的设计：通过两片74161级联而成，其电路图如下 设计这部分时的主要问题在于级联信号的生成；一开始误以为装载时需要使能EN有效，所以在装载和清零上卡了很长时间，后来通过对时钟信号的控制虽然解决了这个问题，但是电路比较麻烦；通过与同学讨论才发觉装载时不需要EN信号有效，只需要将第四位的进位输出rco当做高四位的使能输入即可实现级联 Lpm_ram_io的定制及相关参数如下 附加电路的设计：这里将K值，PC中的地址，以及总线上的数据都显示到数码管上，K的生成有两片16进制的计数器级联而成，这部分只需要根据实验2的附加电路坐一些改动即可，没有遇到什么问题，其顶层图如下 波形仿真： 波形图中出现的信号说明及初始值设定 Clk时钟信号，一位二进制信号--K总线数据输入，2位十六进制信号00sw|pc_bus总线数据输入sw、地址计数器pc的控制信号,2位二进制信号，低电平有效11 初始时设置没有数据放到总线上pcClr|Ld|En计数器74161的控制信号，清零（低电平有效）、装载（低电平有效）、使能（高电平有效）010 初始时将计数器清零addr显示AR中的内容--arLdAR的装载信号，高电平有效0Mem|wr|rd存储器的使能、写、读信号，高电平有效000 初始时存储器不进行读写操作d总线数据ZZd~result显示总线上的内容-- 波形仿真参数设置 仿真参数设置：Grid size:100.0ns End time:10.0us 验证功能 ：PC的装载、清零、+1功能；存储器的读写功能，（从.mif文件中读数据）；以及连续读数据 Initial_file.mif中的部分数据如下 波形仿真结果及分析 思考题 如何将两片512*4bit的RAM构成容量为512*8bit的存储体？ 如何将两片512*4bit的RAM构成容量为1024*4bit的存储体？ 如何修改电路使其能读出存入连续地址单元中的数据？ 答：只需要将图中的存储地址显示由AR输出端移到PC输出端，同时PC输出端不连接到总线上即可，见结构框图 如何将原理图输入的逻辑电路转换成HDL语言描述的器件？ 答：通过File-Create/Update-Create HDL Design File For Current File 实验日志： 本次试验主要学习了有关存储器的一些知识，设计了一个八位存储器和相关的数据通路，模拟了存储器的读写操作；实验的难点在于数据通路的设计，本实验我采用VHDL和画图法两种方法设计了数据通路； 实验中主要在画图的过程中出现了一些问题，一开始对实??原理图不是很理解，对芯片的选择弄不对，进过自己的仔细分析弄清楚了各部分的功能；在程序计数器PC的设计方面遇到了困难，本实验是通过两片74161芯片级联而成，在高四位的时钟信号的生成上遇到了困难，经过好长时间的实验才解决（解决方法见上） 波形模拟过程中在PC的装载上出现了问题，经检查原来是SW_bus打开的同时存储器进行了读得操作，结果存储器里的数据和K值被同时放到了总线上导致PC装载时出错，在这里耽误了我许多时间；以后实验还是需要更加仔细一些，本次试验花费了我很多时间，但也暴露出了我的一些个问题