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译码显示电路 数据选择器 * 60进制加法计数器1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity time60 is port(clk,clr,en:in std_logic; sec1,sec0:out std_logic_vector(3 downto 0); co:out std_logic); end time60; architecture ccy of time60 is begin process(clk,clr) ---------控制计数的进程语句 variable cnt1,cnt0:std_logic_vector(3 downto 0); begin if clr=1 then cnt1:=0000; cnt0:=0000; ----------计数器清零 elsif clkevent and clk=1 then ------检测时钟上升沿 if en=1 then -----------检测是否允许计数 if cnt