计算机组成原理设计题2.docVIP

一．用64K×16位/片的SRAM存储器芯片设计一个总容量为256K×32位存储器，CPU地址总线为A19～A0(低位)，双向数据总线D31～D0(低位)，读写控制信号为 ，芯片的片选控制信号为? 。请写出片选信号逻辑式，绘出该存储器逻辑框图，注明各信号线。　【分析】用64K×16位／片的RAM存储芯片构成一个256K×32位的存储器，所需的芯片数量为：(256K × 32)/(64K × 16)=8片，每两片作为一组共4组，每组内采用位扩展法组成一个64K ×32的模块，4个64K ×32的模块按字扩展法构成256K×32位的存储器。此存储器的容量为256K，需18位地址（218=256K），选用A17-A0作为地址线，A18, A19不用，各芯片的容量均为64K，需16位地址，用A15~A0向每个芯片提供地址，Al6, A17通过一个2-4译码器对4个模块进行选择，每个输出控制一个模块内的两个芯片，各个模块的片选控制信号CS对应的输入分别为：00, 01、10, 11， 作为所有芯片的读写控制信号，D31-D0为32条数据线。【答案】需的芯片数量为：(256K × 32)/(64K × 16)=8片，用A15~A0向每个芯片提供地址，Al6, A17用于片选。 二..(10分)设一个按位编制的虚拟存储器它可以满足1个任务的需要但在一段较长的时间内一般只有四个任务在使用故用容量为四行的相连存储器组硬件来缩短被变换的虚地址中的用户位数每个任务的程序空间最大可达4096个页每页为512字节实主存容量为220位设快表用按地址访问的存储器构成，行数快表的地址是经过散列技术形成的为减少散列冲突配有两套独立的相等比较器电路这时快表的每行包含两个单元各存放一个进行地址交换的表目请设计该地址变换机构内容包括1.画出其虚实地址经快表变换的逻辑示意图2.相连存储器组中每个寄存器的相连比较位数3.散列变换硬件的输入位数和输出位数4.每个相等比较器的位数5.快表的总位数【】逻辑示意图 相连存储器组中每个寄存器的相连比较位数相连存储器组中每个寄存器相连比较位数(3)散列变换硬件的输入为14位输出为5位(4)相等比较器比较的内容是当前地址与快表表项中虚拟页号与任务ID的和，所以每个相等比较器位数为14位(5)因为快表表项有两个相同项，所以快表中每行为2(14+8)=44位共22行总行数位4422=968位.三．（11分）CPU的地址总线16根（A15—A0，A0是低位），双向数据总线16根(D15—D0)，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平读命令，低电平写命令)。主存地址空间分配如下：0—8191为系统程序区，由EPROM芯片组成，从8192起一共32K地址空间为用户程序区，最后（最大地址）4K地址空间为系统程序工作区。上述地址为十进制，按字编址。现有如下芯片： EPROM : 8K×16位（控制端仅有CS）,16位×8位 SRAM :16K×1位，2K×8位, 4K×16位， 8K×16位 请从上述芯片中选择芯片设计该计算机的主存储器，画出主存逻辑框图，注意画选片逻辑（可选用门电路及译码器）。 解：主存地址分布及芯片连接图如图A6.3所示: 0 根据给定条件,选用 8191 EPROM: 8K×16位 芯片1片 8192 SRAM: 8K×16位芯片4片 40960 4K×16位芯片1片 3:8译码器1片,与非门和反向器 61429 65535 A12-A0进行片内译码 A15-A13进行片外译码（8组） CPU D15 D0 R/W EPROM SRAM SRAM SRAM SRAM SRAM 8K×16位 8K×16位 8K×16位 8K×16位 8K×16位 4K×16位 ° ° ° ° ° °