双向计数器设计.docVIP

实验四 双向计数器设计 实验目的 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术； 掌握双向异步清零计数器（加/减1器）的设计方法。 设计描述及方法 设计电路的接口描述。 图5-1双向含异步清0和同步时钟使能的4位加法器管脚图 如图5-1，引脚说明如下： clk是计数端口； reset是异步清零信号，高电平有效； enable是使能端，当它为高电平时，才能将加1器的输出值加载到锁存器的数据端 dir是加减操作的控制选择，高电平加1器；低电平减1器 yout[3..0]是四位数据输出端，通过锁定数码管用以显示输出数据； cout是计数溢出端。 真值表。如表5-1所示： 表5-1 双向含异步清0和同步时钟使能的4位加法器真值表 clk reset enable dir yout[3..0] cout x 1 x x 0000 0 x 0 0 x 保持 保持 0 1 1 加1 x 0 1 0 减1 x 0 1 1 1111 1 电路设计基本方法 这是一个单时钟十六进制计数器； “双向”指的是加1还是减1操作，可以用语句 if dir=’1’ then … else实现； “异步清零”指的是只要reset为高电平，立即清零，而不需要等待时钟脉冲（计数脉冲）到来； “同步时钟使能”是指当