实验三组合电路设计(一)(可编程实验).docVIP

实验三 组合电路设计(一) 一、实验目的 1、掌握设计逻辑组合电路的方法。 2、学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。 3、能够学会通过CPLD开发实现组合逻辑电路的功能。 二、实验内容 （1）多数表决器电路设计 要求： a．当输入A，B，C，D有3个或3个以上为1时，输出F为1，输入为其他状态是输出为0。 b．写出实验内容的真值表及逻辑表达式。 c．用MAX+plus2进行仿真。 d．将编好的程序下载到CPLD芯片里，观测结果。 （2）代码转换电路设计 要求： a．输入为8421BCD，输出为余3码。 b．写出实验内容及代码转换表，写出逻辑表达式。 c．用MAX+plus2进行仿真。 d．将编好的程序下载到CPLD芯片里，观测结果。 三、实验逻辑功能分析及预习情况 （1）多数表决器电路设计 列真值表如下： 输入 输出 D C B A F 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 、根据真值表列出逻辑表达式 F=DBA+CBA+DCB+DCA; （2）代码转换电路设计 列真值表如下： 数字 输入 （8421BCD码） 输出 （余3码） X3 X2 X1 X0 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 0 1 0 0 2 0 0 1 0 0 1 0 1 3 0 0 1 1 0 1 1 0 4 0 1 0 0 0 1 1 1 5 0 1 0 1 1 0 0 0 6 0 1 1 0 1 0 0 1 7 0 1 1 1 1 0 1 0 8 1 0 0 0 1 0 1 1 9 1 0 0 1 1 1 0 0 四、实验过程 （1）启动MAX+plusII软件； （2）创建一个新工程； 1）多数表决器电路设计 启动文本编译器； 编译 VHDL语言程序为 Library ieee; Use ieee.std_logic_1164.all; Entity xuanzeqi is Port(A,B,C,D:in std_logic; F:out std_logic ); End; Architecture rel of xuanzeqi is signal s1,s2,s3,s4:std_logic; Begin s1=A and B and C; s2=A and B and D; s3=B and C and D; s4=A and C and D; F=s1 or s2 or s3 or s4; End; 启动波形图编译器； 时间分析图 利用真值表验证所设电路的逻辑功能； 经过验证保存仿真原理图。 2）代码转换电路设计 启动文本编译器； 编译 VHDL语言程序为 Library ieee; Use ieee.std_logic_1164.all; Entity yusanma is Port(a:in std_logic_vector(3 downto 0); y:out std_logic_vector(3 downto 0)); End; Architecture rel_1 of yusanma is Begin process(a) Begin case a is when 0000=y=0000; when 0001=y=0001; when 0010=y=0010; when 0011=y=0011; when 0100=y=0100; when 0101=y=0101; when 0110=y=0110; when 0111=y=0111; when 1000=y=1000; when 1001=y=1001; when others=y=ZZZZ; end case; end process; End; 启动波形图编译器； 时间分析图 利用真值表验证所设电路的逻辑功能； 经过验证保存仿真原理图。 五、实验感受 通过本次实验我掌握了设计逻辑组合电路的方法。同时我更加熟悉了利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。使我对MAX+plusII有了进一步的了解，通过本次实验我更加熟悉了此软件的基