基于硬件描述语言VHDL的电子钟设计论文.doc

基于硬件描述语言VHDL的电子钟设计 目 录 1 引言 1 2 相关知识介绍 1 2.1 VHDL介绍 2 2.2 自顶向下设计方法 3 2.3 Quartus Ⅱ开发平台 3 2.4 CPLD简介 4 3 电子钟系统设计方案 4 3.1 电子钟系统设计要求 4 3.2 系统设计方案概述及工作原理 4 4 电子钟顶层设计 5 4.1 顶层设计分析 5 4.2 顶层电路图 6 5 各模块电路的设计 6 5.1 正常计数时间功能模块 6 5.1.1 分频组件设计 7 5.1.2 60进制计数器设计 7 5.1.3 24进制计数器设计 8 5.2 定时器设定于计时功能模块 9 5.2.1 定时器组件设计思路及原理图 9 5.2.2 定时器仿真波形 10 5.3 闹钟模块设计 11 5.3.1 闹钟组件的设计思路及原理图 11 5.3.2 仿真波形 11 5.4 输出选择与数码转换模块设计 12 5.4.1 秒/分查表组件设计 12 5.4.2 小时查表组件设计 13 5.5 扫描多路输出模块 14 5.5.1 bin2led 组件设计 14 5.5.2 scan4 组件设计 15 5.5.3 scan2 组件设计 16 6 各模块硬件实现结果 17 6.1 正常计数模块的硬件实现结果 18 6.2 定时模块的硬件实现结果 19 6.3 闹钟模块硬件实现结果 20 7 小结 20 参考文献： 20 附录：部分模块代码 21 1 引言 随着电子技术的飞速发展，各种电子设备及数字系统的复杂度、集成度越来越高，现代电子产品性能进一步提高，产品更新换代的节奏越来越快，要求产品开发周期短、开发成本低、保密性和可修改及可扩展性好，因此对集成电路的设计方法不断提出了新的要求，因此EDA技术应运而生。所谓EDA（Electronic Design Automation）技术，是依赖目前功能已十分强大的计算机为工具，代替人完成数字系统设计、逻辑综合、布局布线和仿真工作的技术。 目前，EDA技术已经成为支撑现代电子设计的通用平台，并逐步向支持系统级设计的方向发展。只有以硬件描述语言和逻辑综合为基础的自顶向下的设计方法才能满足日趋复杂的数字系统设计要求。硬件描述语言有很多种，本文应用具有强大的电路描述和建模能力的VHDL语言进行电子钟系统设计，为以后深入学习和应用电子系统现代设计方法打好基础，并具有工程实用性。 2 相关知识介绍 本文所设计的电子钟系统是运行在QuartusⅡ环境下的一个小型的数字系统。我采用了自顶向下的设计方法，应用功能强大的硬件描述语言VHDL完成系统的设计仿真。下面就本设计所用到的技术作一下简单的介绍。 2.1 VHDL介绍 VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，是在ADA语言的基础上发展起来的硬件描述语言。 VHDL诞生于1983年，1987年12月，VHDL被接纳为标准硬件描述语言，即IEEE1076标准。经过不断更改和改善，1993年，VHDL重新修订并增加了一些功能，即IEEE 1076-93标准。目前在电子工程领域，作为IEEE的工业标准硬件描述语言，VHDL已成为事实上的通用硬件描述语言。 电路设计的描述层次可分为系统级、算法级、寄存器传输级、门级和晶体管级，VHDL的建模范围可以从最抽象的系统级一直到门级，从多个层次对电路进行模拟仿真。它除了具有硬件特征的语句外，其语言形式和描述风格以及句法和一般的计算机高级语言相当类似，然而它又有同软件语言完全不同的性质。 以下是一个VHDL的实例： LIBRARY IEEE; --IEEE库使用说明语句 USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS --实体说明部分 PORT( a,b:IN STD_LOGIC; s:IN STD_LOGIC; y:OUT STD_LOGIC ); END ENTITY mux21; ARCHITECTURE mux21a OF mux21 IS --结构体说明部分 BEGIN PROCESS(a,b,s) BEGIN IF s=’0 THEN y=a; ELSE y=b; END IF; END PROCESS; END ARCHITECTURE mux21a; 这个程序是一个简单的2选1多路选择器的VHDL完整描述。它体现出了VHDL程序的一般结构：使用库（Use）定义区——实体（Entity）定义区——结构（Architecture）定义区。其中Use定义区描述