状态机设计与综合实用方法.pdfVIP

状态机设计 FSM 简介： FSM 分两大类：米里型和摩尔型，组成要素有输入（包括复位），状态（包括当前状 态的操作），状态转移条件，状态的输出条件，图 1 为状态机结构图。设计FSM 的方法和 技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一 个模块（process、block）中。另一种是将状态转移单独写成一个模块，将状态的操作和判 断等写到另一个模块中（在Verilog 代码中，相当于使用两个“always” block ）。其中较好的 方式是后者。其原因如下： 首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再赘述。而状态机实 现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻 辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合 逻辑分别放到不同的程序块（process，block）中实现。这样做的好处不仅仅是便于阅读、 理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布 局布线器实现设计。 图1 为状态机结构图 显式的FSM 描述方法可以描述任意的FSM （参考Verilog 第四版P181 有限状态机的 说明）。两个always 模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上 完全一致，表示状态转移，可分为同步与异步复位。 同步： always @(posedge clk) if (!reset) ………… 异步： always @(posedge clk or negedge reset) if (!reset) ………… 组合逻辑用case 语句，sensitive list 包括当然状态（current state）和输入（a,b,c…）。 编者注：以下是编者从“State Machine Coding Styles for Synthesis”一文中摘取的程序代码，是一个简 单状态机的示例，采用两个always 块的方法： module bm1_s (err, n_o1, o2, o3, o4,i1, i2, i3, i4, clk, rst); output err, n_o1, o2, o3, o4; input i1, i2, i3, i4, clk, rst; reg err, n_o1, o2, o3, o4; parameter [2:0] //可以在此处添加综合约束属性来限定状态机的编码：binary,one-hot,gray,etc… IDLE = 3d0, S1 = 3d1, S2 = 3d2, S3 = 3d3, ERROR = 3d4; reg [2:0] state, next; always @(posedge clk or posedge rst)//异步复位，时序逻辑 if (rst) state = IDLE; else state = next; always @(state or i1 or i2 or i3 or i4) begin //组合逻辑，敏感列表包含当前状态以及所有的状态 机输入 next = 3bx;//设置默认值，以便防止因为if或者case 语句不完整综合生成锁存器 err = 0; n_o1 = 1; o2 = 0; o3 = 0; o4 = 0; case (state) IDLE: begin next = ERROR;//如果下面所有的if条件都不符合，则对next 赋该默认值 if (!i1) next = IDLE; if (i1 i2) next = S1; if (i1 !i2 i3) next = S2; end S1: begin next = ERROR; if (!i2) next = S1; if (i2 i3) next = S2; if (i2 !i3 i4) next = S3; n_o1 = 0; o2 = 1; end S2: begin next = ERROR; if (i3) next = S2; if (!i3 i4) next = S3; o2 = 1; o3 = 1; end S3: begin next = S3; if (!i1) next = IDLE; if (i1 i2) next = ERROR; o4 = 1; end endmodule 对于状态机的输出可以通过寄存器寄存一下，消除毛刺，这将