数字系统设计报告 Microsoft Word 文档.docVIP

数字系统设计综合实验报告 序列检测器 姓 名 康丽娟 学 号 1010406028 系 别 物理与信息工程系 班 级 通信六班 2012年 12月 27 日 实验目的： 脉冲序列检测器在现代数字通信系统中发挥着重要的作用，通过中小规模的数字集成电路构成的传统脉冲序列检测器电路往往存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点。因此脉冲序列检测器电路的模块化、集成化已成为发展趋势.它不仅可以使系统体积减小、重量减轻且功耗降低,同时可使系统的可靠性大大提高。随着电子技术的发展,特别是专用集成电路(ASIC)设计技术的日趋完善,数字化的电子自动化设计(EDA)工具给电子设计带来了巨大变革,尤其是硬件描述语言的出现,解决了传统电路原理图设计系统工程的诸多不便。随着ASIC技术、EDA技术的不断完善和发展以及VHDL、HDL等通用性好、移植性强的硬件描述语言的普及，FPGA等可编程逻辑器件必将在现代数字应用系统中得到广泛的应用，发挥越来越重要的作用。 在这种背景下，针对大规模可编程逻辑器件FPGA器件的集成度高、工作速度快、编程方便、价格较低，易于实现设备的可编程设计的特点，用硬件描述语言设计FPGA器件来实现脉冲序列检测器。应用可编程逻辑器件FPGA,来完成高速采编器的功能,具有速度更快、可靠性更高、调试方便的优点,而且电路简单,体积更小，利用VHDL开发的脉冲序列检测器,其通用性和基于模块的设计方法可以节省大量的人力,大大地缩短设计周期,在工程应用中已经取得了显著的效果。可见，基于FPGA的脉冲序列检测器的设计是现代数字通信的发展要求，从而使得其具有更好的发展前景和使用价值。 实验原理 序列检测器是一种重要的时序功能部件，他在数据通信，雷达和遥测等领域中用于检测同步识别标志。更具体说，它是用一组用来检测一组一定长度的序列信号的电路。本实验设计长度为5的11010序列检测器，其含义是是电路收到一组串行的11010信息后，输出标志Z在最后一位的有效码到来时输出为1，否则Z输出为0，且序列可以重复使用。其示意图如下： 11010序列检测器的状态图如下。图中设定：状态S0表示未收到过X=1，S1表示收到一个1，S2表示收到过两个1，S3表示收到110，S4表示收到1101. 三．实验内容 1.用VHDL语言编写11101序列检测器源程序。 2.用VHDL设计一个包含11101序列发生器。 3.将上述序列发生器和序列检测器结合成一个文件，并编译，模拟，获得正确的波形。 四．实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity schk is port(din,clk,rst:in std_logic; sout:out std_logic); end schk; architecture structure of schk is type states is (s0,s1,s2,s3,s4,s5); begin process(clk,rst) variable nst:states :=s0; begin if(rst=0) then nst:=s0; elsif clkevent and clk=1 then case nst is --11010 when s0= if din=1 then nst:=s1; else nst:=s0; end if; when s1= if din=1 then nst:=s2; else nst:=s0; end if; when s2= if din=0 then nst:=s3; else nst:=s2; end if; when s3= if din=1 then nst:=s4; else nst:=s0; end if; when s4= if din=0 then nst:=s5; else nst:=s2; end if; when s5= if din=0 then nst:=s0; else nst:=s1;end if; when others= nst:=s0; end case; if nst=s5 then s