【精编完整版】基于数字电路的频率计设计毕业论文.doc

(此文档为word格式，下载后您可任意编辑修改！) 摘要 本文介绍了一种基于TTL系列芯片的简易数字频率计。数字频率计应用所学的数字电路知识进行设计。电路由放大整形电路、时基电路、逻辑控制电路、计数锁存电路及译码显示电路组成。能够较精准的测量正弦波、三角波、方波的频率。测量范围能够达到1Hz~100KHz。 关键词： 频率计；闸门时间；脉冲个数；数字电路 目录 1．方案选择 1.1用单片机实现。 利用单片机内部TimerCounter对被测信号计数，经过运算后送到数码管进行动态显示测量结果。此方案精度高，应用器件少，性能稳定，成本很小。由于去年曾有设计者使用单片机完成课程设计，但未能通过审核，故不予采用。 1.2用专用测频大规模集成芯片ICM7216D实现[1]。 通过综合分析此方案性能很高，可以测量的频率很高，但芯片成本比较高，设计者不需要对其内部构造及原理了解太多，只要按照此芯片功能引脚连接少许外围电路就可以设计出频率计，但失去了本次课程设计的意义。 1.3利用大量的数字芯片，通过各种逻辑关系构成。 本方案要求设计者具有较高的硬件知识，能够在很大程度上提高设计者对数字电子及模拟电子技术的掌握，对于设计者来说具有重要意义。因此本次设计采用此方案。 2．数字频率计测频率的基本原理[2] 所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为 f=NT 据此，设计方案框图如图2.1。 图2.1 被测信号Vx经整形电路变成计数器所要求的矩形脉冲信号，其频率与被测信号的频率Fx相同。时钟电路提供标准时间基准信号，基准时钟经分频器后输出频率分别有1Hz，0.1Hz，0.01Hz，0.001Hz的闸门信号，计数器在一个阀门信号周期内对被测信号计数，直到1周期闸门信号结束时，停止计数，同时产生锁存信号，启动延时信号。锁存信号使计数器的值在数码管上显示。当延时结束后清除计时器和分频器开始下一次测量。其原理如图2.2。 图2.2 3．数字频率计的硬件设计 3.1原理图设计 见附录1 3.2 模块分析 3.2.1 放大整形电路 放大整形电路由运算放到器LM358与施密特触发器74LS14等组成。其中LM358组成放大器，当输入信号很小时将其进行放大。开关可以用来选择是否放大。施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲[3]。电路如图3.2.1。 图3.2.1 3.2.2 时钟电路 时钟电路的作用是产生一个标准时间信号，电路应用非门CD4016与晶振产生1MHz的时钟信号，其输出频率稳定性很高。电路如图3.2.2 图3.2.2 3.2.3分频电路 应用2个CD4017和74LS74个对1M的时钟信号进行分频[4]得到5KHz时钟。再用4个CD4017分别对5KHz时钟进行10，100，1000，10000分频得到500Hz，50Hz，5Hz，0.5Hz的时钟信号。电路如图3.2.3。 图3.2.3 当达到被测信号频率达到最大值时，闸门脉冲高电平为1ms，即计数器需在1ms内完成100次计数，但是计数器以及其级联的TTL芯片的传输延时均在纳秒级[5]，如表3.2.3。 TPHL TPLH Tsum 74LS00 15 nS 15 nS 30 nS 74LS08 20 nS 15 nS 35 nS 74LS48 100 nS 100 nS 200 nS 74LS90 60 nS 52 nS 112 nS 74LS123 33 nS 33 nS 66 nS 74LS273 24 nS 24 nS 48 nS 表3.2.3 3.2.4计数电路 计数器的作用是对输入脉冲计数。根据设计要求，最高测量频率为 100KHz ，应采用 4 位十进制计数器，可以选用现成的10进制集成计数器。而本设计采用74LS90二、五、十进制计数器的。其原理图如图3.2.4所示。 图3.2.4 3.2.5 逻辑控制电路 [6] 根据图2.2所示波形，在时基信号结束时产生的下跳沿来产生锁存信号,锁存信号的下跳沿又用来产生清零信号。锁存信号和清零信号可由两个单稳态触发器74LS123产生，它们的脉冲宽度有电路的时间常数决定。由74LS123的功能表可得当CLR=B=1、触发脉冲从A端输入时，在触发脉冲的负跳变作用下，输出端Q可获得一个正脉冲，端可获得一负脉冲。74LS123输出的波形关系正好满足图2.2所示波形要求。手动复位开关S1按下时，计数器清零。其原理图如图3.2.5所示。 图3.2.5 3.2.6显示电路 电路通过7段数码管显示被测信号的频率，当74LS273锁存后，把数据送到74LS48进行译码。74LS48译码后输出对应的高低电平使数码管显示不同的