专业课程设计报告-利用VHDL实现(2-1-2)卷积码编码精选.docx

专业课程设计报告题目：利用VHDL实现（2,1,2）卷积码编码姓名：专业：通信工程班级学号：同组人：指导教师：南昌航空大学信息工程学院20 17 年 6 月 27 日 专业 课程设计任务书2016－2017学年 第 2 学期　第 17 周－ 19 周 题目利用VHDL实现（2,1,2）卷积码编码内容及要求1.设计一个（2，1，2）卷积码编码器。2.在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。3. 通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）进度安排第17周：查阅资料，确定方案，完成原理图设计及仿真；第18周：领取元器件、仪器设备，制作、焊接电路，调试电路，完成系统的设计；第19周：检查设计结果、撰写课设报告。学生姓名：指导时间：第17～19周指导地点：E楼610室任务下达2017年 6 月12日任务完成2017年6月30日考核方式1.评阅 2.答辩 □ 3.实际操作 4.其它□指导教师夏思满系（部）主任徐新河摘要在现代数字通信中，为降低数据传输的误码率，提高通信质量及其可靠性，常在通信中采用纠错编码技术。其中卷积码就是一种具有较强纠错能力的纠错码。由于Vitebrbi译码算法比较容易实现，卷积码得到了广泛应用。本课题简明地介绍了用EDA技术实现卷积码编码器的实现。卷积码纠错性能常常优于分组码，是一种性能优越的信道编码。由于码字之间的相关性，其编码器要利用移位寄存器来存储状态。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。卷积码作为通信系统中重要的编码方式，以其良好的编码性能，合理的译码方式，被广泛应用。本文在阐述卷积码编码器基本工作原理的基础上，给出了（2,1,2）卷积编码器的VHDL设计，在QuartusⅡ环境下进行了波形功能仿真，并下载到EP1C6T144C8N芯片上进行验证，最终实现输入四位序列，编码输出八位通过指示灯显示。关键词：卷积码 QuartusⅡ EP1C6T144C8N 目录：摘要3目录：4第一章 系统设计要求41.1系统设计要求4第二章 系统组成与工作原理52.1系统组成52.2编码器设计原理52.2.1结构图法描述编码器62.2.2（2,1,2）卷积码的状态转移图6第三章 编码器设计方案与对比选择8第四章 VHDL语言实现及仿真调试94.1编码器电路设计94.2VHDL描述编码器94.2调试11第五章 FPGA编程下载13第六章 实验心得15参考文献16第一章系统设计要求1.1系统设计要求设计一个（2，1，2）卷积码编码器。在FPGA上用VHDL硬件描述语言实现上述编码器和译码器。3. 通在试验箱上过拨码开关输入信息序列，观察编码输出（即指示灯的亮灭）第二章系统组成与工作原理2.1系统组成2.2编码器设计原理卷积码也是分组码，但它的监督码元不仅与本组的信息码（k位）有关，而且还与前面若干组（m组）的信息码元有关。用(n，k，m)表示。卷积编码的原理框：图2-1 卷积码编码框图卷积编码的编码约束长度定义为：串行输入比特通过编码其所需的移位次数，它表示编码过程中相互约束的分支码数，所以具有m级移位寄存器的编码器得约束长度为m十1，有时也说 (m十1)n为卷积编码的编码约束长度。与分组编码一样，卷积编码的编码效率也定义为R＝k／n，与分组码具有固定码长n不同，卷积码没有，我们可通过周期性地截断来获得分组长度。为了达到清空编码移位寄存器数据bit的目的，需要在输入数据序列末尾附加若干0bit。由于附加的0不包含任何信息，因而，有效编码效率降至k/n以下，如果截断周期取值较大，则有效编码效率会逼近k/n。2.2.1结构图法描述编码器卷积码编码器主要由移位寄存器和模2加法器组成，（2,1,2）卷积码编码器结构图如下：图2-2-1 （2,1,2）卷积码编码器结构图2.2.2（2,1,2）卷积码的状态转移图该状态图描述了编码器每输入一个信息元时，编码器各可能状态以及伴随状态的转移所产生的分支码字。图2-2-2 （2,1,2）卷积编码器状态转移图图中的小框表示寄存器的状态，连接小框的箭头表示状态转移的方向，两线旁的数字表示：输出分支码字/输入信息比特。状态图简明的表示了在某一时刻编码器的输入比特和输出分支码字的关系。2.2.3（2,1,2）卷积码的生成多项式●卷积码编码器第i条支路的生成多项式g(D)= ，对于（2,1,2）卷积码其生成多项式为：g(D)=1+D+，g(D)=1+，信息序列a=()也可表示为a(D)= ，相应的第i条路径的输出为，输出序列可根据v(D)= g(D) a(D)与g(D) a(D) 交织求得。●该(2,1,2)卷积码，一位输入有两位输出，两位都是检