[理学]数电第四章.ppt

返回 7. 与输入主从JK触发器 Ⅰ. 引脚图 Ⅱ. 逻辑符号 §4·4 边沿触发器 为了解决主从JK触发器的一次变化问题，提高触发器的抗干扰能力，希望触发器的次态仅仅取决于时钟CP作用沿到达时触发器的输入信号以及触发器的现态。这样的触发器称为边沿触发器。 一、边沿JK触发器 边沿JK触发器的电路结构如图4.4.1—1所示。 图4.4.1—1 1. 电路结构 2. 逻辑功能 边沿JK触发器的逻辑功能与同步JK触发器的逻辑功能完全一致。只是触发器的状态改变发生在时钟CP的下降沿或上升沿，即在 或 时，触发器根据输入信号改变状态；而在时钟CP的其他期间，触发器都将保持原状态不变。 下降沿触发的边沿JK触发器的逻辑符号如图4.4.1—2所示。 3. 逻辑符号 图4.4.1—2 4. 波形图 下降沿触发的边沿JK触发器的波形图如图4.4.1—3所示。设初始状态为0。 图4.4.1—3 二、边沿T触发器 如果将边沿JK触发器的输入端J和K相连作为T输入端就构成了边沿T触发器。如图4.4.2—1所示。 1. 电路结构 图4.4.2—1 下降沿触发的边沿T触发器的逻辑符号如图4.4.2—2所示。 2. 逻辑符号 图4.4.2—2 3. 触发器的功能表示（ ） 边沿T触发器的特性表如表4.4.2—1所示。 Ⅰ. 特性表 表4.4.2—1 Ⅱ. 次态卡诺图 边沿T触发器的次态卡诺图如图4.4.2—3所示。 Ⅲ. 特性方程 边沿T触发器的特性方程为 图4.4.2—3 Ⅳ. 激励表 边沿T触发器的激励表如表4.4.2—2所示。 表4.4.2—2 Ⅴ. 状态转换图 边沿T触发器的状态转换图如图4.4.2—4所示。 图4.4.2—4 Ⅵ. 波形图 边沿T触发器的波形图如图4.4.2—5所示。设初始状态为0。 图4.4.2—5 三、边沿T/触发器 当边沿T触发器的输入信号恒为1时，那么触发器每输入一个时钟脉冲CP，触发器的状态便翻转一次，这种触发器称为边沿T/触发器。如图4.4.3—1所示。 1. 电路结构 图4.4.3—1 2. 逻辑符号 下降沿触发的边沿T/触发器的逻辑符号如图4.4.3—2所示。 图4.4.3—2 边沿T/触发器的的特性方程为 边沿T/触发器的特性表如表4.4.3—1所示。 3. 触发器的功能表示（ ） Ⅰ. 特性表 表4.4.3—1 Ⅱ. 特性方程 Ⅲ. 状态转换图 边沿T/触发器的状态转换图如图4.4.3—3所示。 图4.4.3—3 Ⅳ. 波形图 边沿T/触发器的波形图如图4.4.3—4所示。设初始状态为0。 图4.4.3—4 四、维持—阻塞边沿D触发器 图4.4.4—1 维持—阻塞边沿D触发器的电路结构如图4.4.4—1所示。 1. 电路结构 2. 逻辑功能 边沿D触发器的逻辑功能与同步D触发器的逻辑功能完全一致。只是触发器的状态改变发生在时钟CP的下降沿或上升沿，即在 或 时，触发器根据输入信号改变状态；在时钟CP的其他期间，触发器都将保持原状态不变。 上升沿触发的边沿D触发器的逻辑符号如图4.4.4—2所示。 3. 逻辑符号 图4.4.4—2 4. 波形图 上升沿触发的边沿D触发器的波形图如图4.4.4—3所示。设初始状态为0。 图4.4.4—3 五、中规模集成边沿触发器 1. 边沿D触发器 为了解决同步RS触发器输入端 之间的约束问题，可以将同步RS触发器接成同步D触发器的结构形式。 同步D触发器的电路结构如图4.2.2—1所示。 1. 电路结构 二、同步D触发器（D锁存器） 图4.2.2—1 2. 逻辑符号 同步D触发器的逻辑符号如图4.2.2—2所示。 图4.2.2—2 3. 逻辑功能分析 Ⅰ. 当 时，控制门 关闭，输出都是1。这时，不管 端的输入信号如何变化，触发器都将保持原状态不变。 Ⅱ. 当 时， 打开， 端的输入信号才能通过这两个门电路，使基本RS触发器的状态发生变化，其输出状态由 端的输入信号决定。当D=0时，同步RS触发器被置0；若D=1时，同步RS触发器被置1。即Q状态与D状态相同。 即： 所以，该电路的特点是CP高电平期间跟随，CP下降沿时锁存。 同步D触发器的特性表如表4.2.2—1所示。 Ⅰ. 特性表 4. 触发器的功能表示（ ） 表4.2.2—1 Ⅱ. 次态卡诺图 同步D触发器的次态卡诺图如图4.