数字音节发生器.docVIP

目 录 第一章 设计思路 1 1.1设计原理 1 1.2各模块的设计 1 1.2.1 音调发生模块 1 1.2.2数控分频模块 3 1.2.3 7段显示译码器 3 1.2.4 ROM的创建 4 1.2.5 CNT138T计数器模块 5 1.2.6顶层设计 6 第二章 系统仿真 8 2.1音调发生模块仿真结果 8 2.2数控分频模块仿真结果 8 2.3数码管模块仿真结果 9 2.4计数器模块仿真结果 9 2.5整个系统仿真结果 9 第章 心得体会 10 第一章 设计思路 1.1设计原理 音乐产生原理及硬件设计由于一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率的组合，即可构成我们所想要的音乐了，我们可以利用计数器来产生这样频率信号，因此，我们只要把一首歌曲的音阶对应频率关系弄正确即í八个音符。此次用4各模块设计出单次触发显示，分别为分频计数器，音调发生模块，二进制码至分频预置数译码器以及数码管静态显示模块。 在进一步用音阶形成一段乐曲设计中，添加了ROM存储器，将乐谱添加到程序中，并再设计一个计数器作为音符数据ROM的地址发生器。 采用11位二进制计数器分频可满足需要。对于不同的分频系数，只要加载不同的预置数即可。采用加载预置数实现分频的方法比采用反馈复零法节约资源，实现起来也容易一些。音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。本设计中将全音的持续时间设为1s，提供的4Hz的时钟频率即可产生四分音符的时长。控制音长通过控制计数器预置数的停留时间来实现的，预置数停留的时间越长，则该音符演奏的时间也就越长。每个音符的演奏时间都是0.25s的整数倍，对于节拍较长的音符，如二分音符，在记谱时将该音名记录两次即可。对照以上规则可编制乐谱的程序。为了减小输出的偶次谐波分量，最后输出到扬声器上的波形应为对称方波，因此在扬声器之前有一个二分频的分频器。　　为了使演奏能循环进行，需另外设置一个时长计数器，当乐曲演奏完成时，保证能自动从头开始演奏！ 图1-1 音调发生模块的原理图 音调发生模块可以由Verilog语言来实现，下面是一段主要代码： module F_CODE(inx,code,h,to); input[3:0] inx; output[3:0] code; output h; output[10:0] to; reg[10:0] to; reg[3:0]code; reg h; always @(inx) begin case(inx) 1:begin to=16HBBDE;code=1;h=0;end 2:begin to=16HA760;code=2;h=0;end 3:begin to=16H951C;code=3;h=0;end 4:begin to=16H8ADE;code=4;h=0;end 5:begin to=16H7D62;code=5;h=0;end 6:begin to=16H6F84;code=6;h=0;end 7:begin to=16H6384;code=7;h=0;end 8:begin to=16H5DEE;code=1;h=0;end default:begin to=16H5DEE;code=1;h=1;end endcase end endmodule 1.2.2数控分频模块 在对计算机组成原理的学习中，我们知道数控分频器的功能是在输入端输入不同数据时，对输入时钟产生不同的分频比，输出不同频率的时钟，以改变输出信号的频率。本设计中利用并行预置数计数器 图1-2 数控分频模块原理图 数控分频模块可以由Verilog语言来实现，下面是一段主要代码： module SPKER(clk,tn,spks); input clk; input[10:0] tn; output spks; reg spks; reg[10:0] cnt11; always @(posedge clk) begin: cnt11b_load if(cnt11==16HFFFF) begin cnt11=tn;spks=1b1;end else begin cnt11=cnt11+1;spks=1b0;end end endmodule 1.2.3 7段显示译码器 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进