[工学]第7讲Verilog时序电路及状态机设计.pptVIP

备注页 第7讲Verilog时序电路及状态机设计 授课教师：邹兴平 电邮地址：zou_xingping@163.com 主要内容 基本的时序电路 状态机设计 一、常用时序电路设计 时序逻辑单元包括触发器和锁存器，可以用always过程语句描述，也可以用任务实现 对于锁存器，如果采用电平敏感周期行为进行描述，最好使用阻塞语句描述 对于触发器，若采用边沿敏感的周期行为描述，最好使用非阻塞语句描述 1.锁存器 电平触发的存储器单元，跟随输入变化，可能产生毛刺 always@(data or enable) begin If(enable==1) q=data; Else q=q; end 2.D触发器 边沿触发存储单元，在时钟上、下沿才变化，可以抑制输入毛刺，所以应尽量使用触发器，少用锁存器。 always@(posedge clk) Q=data; 3.多位D触发器构成的寄存器 always@(posedge clk) begin If(oe==1) q=8’hz; Else q=data; end 4.移位寄存器 Always @(posedge clk or posedge rst) if(rst) reg_out=3’b000; Else case (mod) 2’b00: reg_out={r