低功耗CMOS IC设计-陈中建——第3讲工艺和器件级的LP技术.ppt

低功耗CMOS IC设计第3讲 工艺和器件级LP设计技术 陈中建 zjchen@理科2号楼2617 微电子学系 授课内容 上一讲 分析了功耗源 目的是有的放矢地进行LP 四种功率源 泄漏 直通 静态 动态 本讲 降低动态功耗 特征尺寸 选择先进工艺，以降低节点电容 电源电压 降低电源电压，以降低动态功耗 封装 降低压点上的动态功耗 降低泄漏功耗 开发LP新工艺 阈值电压 采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗 衬底电压控制电路的实现 栅介质 采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗 工艺级LP设计实例 FFT芯片的LP实现 引言 工艺和器件级 最低层级 工艺设计师的天地 IC设计师仍有作为 制造 特征尺寸 电源电压 阈值电压 栅介质材料 封装 信号从die上的pad到chip上的leg（foot） 本讲 降低动态功耗 特征尺寸 选择先进工艺，以降低节点电容和VDD 电源电压 降低电源电压，以降低动态功耗 封装 降低压点上的动态功耗 降低泄漏功耗 开发LP新工艺 阈值电压 采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗 衬底电压控制电路的实现 栅介质 采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗 工艺级LP设计实例 FFT芯片的LP实现 特征尺寸 选择先进工艺，可降低节点电容 PN结寄生电容 互连线寄生电容 通常互连线层数较多，有利于降低节点电容 MIPS 从0.8?m工艺改为0.64?m，工艺改变使同一微处理器功耗降低25％ 先进工艺有利于LP 先进工艺特点 低节点电容 低K绝缘介质、小尺寸，导致低节点电容 低电阻率的导电金属层 由AL互连改为Cu互连 多层互连线，在布线阶段，可考虑每个节点的活性，优化互连线，缩短活性高的节点的连线，降低寄生电容C 低VDD 加工成本高 结论 在加工成本允许范围内，尽可能选用先进工艺 本讲 降低动态功耗 特征尺寸 选择先进工艺，以降低节点电容 电源电压 降低电源电压，以降低动态功耗 封装 降低压点上的动态功耗 降低泄漏功耗 开发LP新工艺 阈值电压 采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗 衬底电压控制电路的实现 栅介质 采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗 工艺级LP设计实例 FFT芯片的LP实现 降低电源电压 工艺进步?电源电压下降 从5V降到3.3V，功耗降低56％ 微处理器设计厂商一般都有低电压微处理器 降低电源电压会带来性能下降 如何既LP又不影响电路性能？ 采用特殊电路设计技术 采用的主要技术：并行技术，流水线技术，等 代价是增大面积 面积越来越便宜 采用多电源电压技术 在关键路径使用高电源电压 在非关键路径使用低电源电压 实际芯片中如何应用多电源电压技术？ 为了减小多电源电压时物理布线的复杂度，具有相同电源电压的门在电路拓扑图中以簇组织，芯片被划分成多个不同区域（电压岛） 几种多电源电压技术的LP试验结果 几种多电源电压技术的LP试验结果 当选用5V、3V作电源电压时 几种多电源电压技术的LP试验结果 当选用5V、4V、3V作电源电压时 当代SOC设计中采用多电源电压技术 实施多电压的前提条件 单元库要支持多电压 要提供电平转换单元 要提供隔离单元（Isolation Cells，clamps/fencing logic） 当某一区域power down后，需要断开该区域与外界的通信 该区域的驱动其他活动区域的输出信号不能浮置，不能引入附加延迟 要提供门控电源单元（Power-gating Cells） 用MTCMOS（multi-threshold-CMOS ）或休眠MOS管实现 用 状态记忆门控电源寄存器或锁存器实现（state retention power gating，SRPG）； SRPG保存掉电前的逻辑状态，并在该区域掉电后仍对SRPG供电 静态和动态多电压 静态多电压 每个区域选择一个电源电压后不再改变 动态变电压 过去：一个电路模块（或区域）的电源电压固定，保证一定性能；要有余量，要考虑到工艺偏差、温度变化、电源线上的IR压降等影响 现在：不同任务对性能的要求不同，IC性能在动态变化，变电压能更LP 各任务所需性能的高低由系统软件来标识，并告知硬件所需电压值 具体实现方法 动态变电压（dynamic voltage scaling－DVS） 自适应变电压（adaptive voltage scaling －AVS） 静态和动态多电压 静态多电压的一种实现 采用静态多电源电压技术的SOC的分析与设计 多电源电压技术使版图设计复杂化，主要是实现各模块与对应的电源电压线的互连 过去，需设计者手工插入特定的电平转换电路单元（实现