Allegro Design Entry CIS和Allegro PCB Editor进行约束设计的方法.pdfVIP

子专业论坛: h p // bbs . cepa r k. com 使用Al legro Design Entry CIS和A llegro PCB Ed itor 进行约束 设计的方法 1、 概要： 本篇文章说明在Allegro Design Entry CIS(以下简称CIS)中设定SI 的约束，并在 Allegro PCB Editor(以下Allegro)中设计实现的方法。 2、 方法： 2.1 Allegro Properties Filter 在Allegro Constraint Manager 里的规则，可以在CIS 的Property Editor 内设定。 推荐专业 子网站 h p //www. cepa r k. com 子专业论坛: h p // bbs . cepa r k. com 2.2 Class 规则 2.2.1 Net Spacing, Net Physical Rules SPACEING_CONSTRAINT_SET (15.7 为NET_SPACING_TYPE)，用于定义网络和其他要素之 间的规则。 PHYSICAL_CONSTRAINT_SET (15.7 为NET_PHYSICAL_TYPE)，用于定义网络的物理的参 数。 如： SPACING_CONSTRAINT_SET=10_mil_trace PHYSICAL_CONSTRAINT_SET=critical_clock_net 操作步骤 在CIS 的设计界面选择网络。 在控制栏，选择Edit-properties。 变更Filter 为Cadence_Allegro。 为SPACING_CONSTRAINT_SET 和PHYSICAL_CONSTRAINT_SET 添加属性值。 2.3 SI 的规则设定 2.3.1 Electrical Constraint Sets ECSETS Electrical Constraint Sets (ECSETS)包括预先设定的 气规则。每个网络的规则可 以直接定义。可以通过设定Constraint，将其分配Allegro Constraint Manager 的ECSETS 中。 譬如，差分信号通 带有phase tolerance、 secondary gap、 primary gap、 gather control 等的参数，根据设定ECSETS 规则，可以直接把它分配为这个网络的规则。 如： Net Name： ECSET Critical clock： Clock DiffP+： Diff_pair_50ohm DiffP-： Diff_pair_50ohm 推荐专业 子网站 h p //www. cepa r k. com 子专业论坛: h p // bbs . cepa r k. com 操作步骤 在CIS 的设计界面选择网络。 在控制栏，选择Edit-properties。 变更Filter 为Cadence_Allegro。 为ELECTRICAL_CONSTRAINT_SET 添加属性值。 2.3.2 Differential Pair 根据定义能进行分配差分信号网络，定义差动的间距，匹配长度，误差等规则。对差 分信号添加DIFFEREN_TIAL_PAIR 属性就可以带入Allegro。 如： Net Name： DIFFERENTIAL_PAIR Net1+： DP_Net1 Net1-： DP_Net