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探索3D集成的新途径 作者：安森美半导体Andrew Smith、Ron Csermak、Mark Vandermeulen 寻求微型电子封装但又缺乏利用定制专用集成电路(ASIC)或复杂三维(3D)集成方法资源的设计人员，如今能够利用芯片堆叠(chip stacking)技术，以小型系统级封装(SiP)结构集成多个元器件。一种适合于配合中小批量应用，同时又避免使用传统多芯片封装技术时通常会遇到的成本和/或尺寸方面不利因素的强大而创新的方法已被开发出来。这种堆叠技术使用裸片(bare die)及垂直互连(interconnect)/中介层(interposer)结构，使多芯片封装的设计可以采用相同或不同裸片，并与分立和/或集成无源器件联合封装在一起。这种方法与ASIC晶圆厂工艺无关，不要求采用硅通孔(through-silicon via, TSV)技术，因此非常适合于集成采用不同半导体工艺或由不同制造商供货的多颗IC。相对于耗费大额先期一次性工程(NRE)成本及长开发周期的系统级芯片(SoC)专用集成电路(ASIC)应用途径而言，以定制SiP封装对不同器件进行3D联合封装(co-packaging)，提供了获得证明、高性价比的又一途径，且设计灵活性量更高，上市时间更短。 器件封装的演进 从单芯片表面贴装技术(SMT)封装到板上芯片(chip-on-board, COD)多芯片模块(MCM)及叠层封装(POP)方案等封装技术持续演进，从而符合日益增多，以更小尺寸提供更多功能的需求。对使用TSV技术连接的垂直堆叠IC进行3D集成可能代表着终极演进方案，但这种技术距离全面的商业应用还有几年时间。只有少数供应商及应用已在量产，而且在这种技术获得大范围认可之前，成本、热管理及基础设施开发问题仍将存在。 另一3D集成途径 3D集成的另一途径涉及到使用中介层(带或不带集成无源器件)及垂直互连结构来进行裸片堆叠，从而提供高集成度，且无需TSV技术。这种方法使用SiP途径，以新颖的方式利用较传统的工艺及组装技术，提供适合中小批量应用的高可靠性方案。这种堆叠技术通过充分利用精微间距倒装芯片、晶圆薄化(wafer thinning)及高密度厚膜陶瓷衬底等领域的进展，使多芯片封装的设计可以采用相同或是不同的器件，与分立和/或集成无源元器件联合封装在一起。它避开了原设备制造商(OEM)在选择TSV等其它多芯片封装技术时面临的进入门槛(barriers to entry)。这种途径也与特定晶圆厂工艺无关，因此非常适合于集成来自不同半导体制造源的多个IC的设计。 图1：TSV与SiP集成途径比较 下面的图2显示了使用多颗IC的芯片堆叠概念示意图，图中的多颗IC使用高密度中介层及垂直互连(VI)结构垂直贴装在一起。这种灵活的途径使多个相同或不同的裸片以及分立和/或集成无源器件能够以高度可扩展的架构联合封装在一起。这种封装中采用的陶瓷垂直互连结构也能够省去线接合(wirebond)，改善系统的尺寸及潜在(电气及热)性能。 图2：多芯片堆叠组装示例 案例研究：高热负载裸片堆叠 下面的图3显示了陶瓷3D堆叠的一种应用，具体而言此案例是高密度多芯片存储器堆叠。此应用要求封装具有高热传导性，从而管理元器件的热负载；要实现此要求，部分在于采用高热传导率的氮化铝(AlN)陶瓷衬底及传导性环氧树脂 图3：高热负载氮化铝SiP模块 案例研究：微型无线音频DSP/收发器模块 下图展示了这种途径的另一个实际应用示例。图4中显示的是用于助听器的无线DSP/收发器模块(本案例为安森美半导体AYRE?音频 图4：无线助听器处理器框图 图5：最终组件 将无源器件集成到封装衬底或中介层中能够提供额外的尺寸减小获益。图6显示的例子中，2颗有源IC以垂直互连结构组装在一起，但此案例中顶部的陶瓷子模块被硅集成电容阵列替代(安森美半导体SiPArrayTM技术)，省下了分立电容，用作有源器件进行倒装贴装的贴装/薄膜布线平面。由于分立器件被有效地“填埋”在衬底中，这就使组件更薄。 图6：带集成无源元件的芯片堆叠 小结 在业界转向基于硅通孔的3D集成技术的同时，如今可以利用另一种基于垂直裸片堆叠的3D技术，这种技术无需硅通孔，可以提供高封装密度。这种基于SiP的芯片堆叠技术提供更低的开发成本、稳定的供应链、不同晶圆厂工艺兼容性以及更快的上市时间，为寻求组件微型化的设计人员提供了新的选择。 图题说明： 图2： Vertical Interconnect 垂直互连(VI) Flip Chip 倒装芯片 High Density Interposer 高密度中介层 Substrate 衬底 Chip I 芯片1 Chip II 芯片2 Chip III 芯片3 图3 AlN s