[计算机硬件及网络]fpga-设计入门.ppt

时序电路设计应该注意的问题： ① 避免使用门控时钟和多级时钟，应把这些时钟转换成使能端使用。 clk_p1=clk p1_gate; //（门控时钟） always@(posedge clk_p1) begin … end always @(posedge clk) begin if (p1_gate==1’b1) begin … end else begin … end end ② 不要随意使用行波时钟 FPGA的全局时钟资源有限，因此不要随意使用分频时钟，在布局布线时，它们不能被布线到全局时钟资源线上，因此会对电路的时序造成影响，可以用同步预制的方式实现行波时钟的功能。例：欲使用独热码三分频作计数器时钟。 always@(posedge clk) case (count) begin 3’b 000 : count = 3’b 001; 3’b 001 : count = 3’b 010; //one-hot code; … end always @(posedge count [1]) cnt_4 = cnt_4 + 1; 应改为 : always @(posedge clk)