基于74160计数器的电子时钟设计报告参考.doc

EDA课程设计之MAX PLUSS II设计 基于74160计数器的电子时钟设计报告 学院： 信息科学与技术学院 专业：电子信息科学与技术 班级：2011级1班 姓名： 杨斌彬 学号：1 设计目的 在了解数字钟的原理的前提下，运用刚刚学过的数电知识设计并制作数字钟，而且通过数字钟的制作进一步了解各种在制作中用到的中小规模集成电路的作用及其使用方法。由于数字电子钟包括组合逻辑电路和时序电路，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，从而实现理论与实践相结合电子线路知识的整合和电子线路设计能力的训练，并为后继课程的学习和毕业设计打下一定的基础。设计一种，1）时的计时要求为12和24进制两种方式，分和秒的计时要求为60进制。 （2）准确计时，以数字形式显示时间，分小时，分钟和秒分别用两个七段显示来显示。 （3）可以校正时间，两个校时按键，分别校正小时和分钟。 （4）计时时可以暂停、继续和清零。 （5）可以选择显示时间和秒表计时功能。 设计方案 数字时钟电路是一个典型的数字电路系统，其由时，分，秒计数器以及校时和显示电路组成。本次设计利用集成十进制递增计数器(74160)和带译码器的七段显示数码管组成的数字钟电路。 具体设计流程可分为：用MAX+plus II完EPM7128SLC84-6内部功能的设计。 整体思想如图： 时钟起振电路给数字钟提供一个频率稳定准确的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用晶体振荡器电路。 （起振电路） 2.利用两片74160组成带清零的100进制递增计数器（0.01秒与0.1秒） 利用两片十进制递增计数器74160组成的同步100进制递增计数器如图： （计时单元部分电路） 其中两位计数均为十进制形式。个位与十位计数器之间采用同步级连方式，将低位计数器的进位输出控制端RCO接至高位计数器容许端ENP，ENT，完成个位对十位计数器的进位控制。选择十位计数器QC与QA和个位计数器QD和QA做反馈端，经与非门输出控制LDN置数端，接成六进制计数形式。当计数器状态为99时，重新置数，并输出一进位（mb-JW）。按键SZ-CT可将计数单元清零。 其仿真波形为： 3.利用两片74160组成60进制递增计数器（秒钟、分钟） 利用两片十进制递增计数器74160组成的同步60进制递增计数器如图： （秒钟、分钟部分） 其中个位计数为十进制形式。个位与十位计数器之间采用同步级连方式，将个位计数器的进位输出控制端RCO接至十位计数器容许端ENP，ENT，完成个位对十位计数器的进位控制。选择十位计数器QC与QA和个位计数器QD和QA做反馈端，经与非门输出控制LDN置数端，接成六进制计数形式。当计数器状态为59时，重新置数，并输出一进位（s-JW/m-JW）与整点信号（ZDBS）。 其仿真波形为： 4.用两片74160组成24/12进制递增计数器（时钟部分） 由两片74160组成的能实现12和24进制转换的同步递增计数器如图： （时钟部分） 图中个位与十位计数器均为十进制计数形式，采用同步级连方式。选择十位计数器的输出端QB和个位计数器的输出端QC作为反馈，可实现24进制递增计数。若选择十位计数器的输出端QA与个位计数器的输出端QB作为反馈，则可实现12进制递增计数。 因为需要实现12进制与24进制的转换，这里做了一个JK触发器，如图： （JK上升沿触发器） 当J，K都接高电平时，CLK通过上升沿有效，使Q端的输出在高，低电平之间转换，通过图中的门电路实现当Q为高电平时是12进制，Q为低电平时是24进制。 利用两片74160组成多功能的100进制递增计数器（0.01秒与0.1秒） 利用两片十进制递增计数器74160组成的同步100进制递增计数器如图： （秒表之0.01计时单元部分） 其中两位计数均为十进制形式。个位与十位计数器之间采用同步级连方式，将低位计数器的进位输出控制端RCO接至高位计数器容许端ENP，ENT，完成个位对十位计数器的进位控制。选择十位计数器QC与QA和个位计数器QD和QA做反馈端，经与非门输出控制LDN置数端，接成六进制计数形式。当计数器状态为99时，重新置数，并输出一进位（mb-JW）。按键SZ-CT可将计数单元清零。按键ZT-CT可暂停计时或者继续计时。 其仿真波形为： 利用两片74160组带清零的60进制递增计数器（计数秒、分） 利用两片十进制递增计数器74160组成的同步100进制递增计数器如图： （计数秒、分部分） 其中个位计数为十进制形式。个位与十位计数器之间采用同步级连方式，将个位计数器的进位输出控制端RCO接至十位计数器容许端ENP，ENT，完成个位对十位计数器的进位控制。选择十位计数器QC与QA和个位计数器QD和QA做