频率计课程设计报告资料.docVIP

引脚分配： 频率计是电子技术中常用到的一种电子测量仪器，我们以往用的频率计大都是采用单元电路或单片机技术设计的，采用传统的手工设计发展而来的自底向上的设计方法。本设计采用自顶向下的设计方法.整个设计是从系统顶层开始的，结合模拟手段，可以从一’开始就掌握所实现系统的性能状况，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，随时可以根据需要加以调整，，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，这种设计方法的优势越明采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。 所谓频率，就是周期性信号在单位时间（1s）里变化的次数。本频率计设计测量频率的基本原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用12864液晶显示出来。 根据数字频率计的基本原理，本文设计方案的基本思想是分为3个大模块来实现其功能，即测频模块（分频，计数）、译码模块和lcd12864驱动模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、译码电路、显示电路等。 技术性能指标： 1）能够测量正弦波、三角波、锯齿波、矩形波等周期性信号的频率； 2）能直接用12864液晶显示测得的频率； 3）频率测量范围：1HZ~10MHZ； 4）输入信号幅度范围为2.5~5V，要求一起自动适应； 5）测量时间：T〈=1.5S； 6）用CPLD/FPGA可编程逻辑器件实现； 顶层设计：（原理图法） --文件名：cepin.vhd --功能：频率计 --编写时间：2010.9.6 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity cp is port(clk:in std_logic; --基准时钟（10MHz） tclk:in std_logic; --被测信号 reset:in std_logic; --复位信号 --alARM0,alARM1:out std_logic; --超量程，欠量程显示 --dian:out std_logic_vector(3 downto 0); --小数点 dATa1:out integer range 0 to 65535); --频率数据 (测频范围10MHz） end cp; architecture behav of cp is signal q:integer range 0 to 9999999; --预置闸门分频系数 signal q1:integer range 0 to 8; --被测信号计数器 signal q2:integer range 0 to --基准信号计数器 signal en,en1:std_logic; --预置闸门，实际闸门 --signal qq,qqq:integer range 0 to 200000000; --运算器 signal dATa0:integer range 0 to 9999999; --频率数据中间信号 begin process(clk) --此进程得到一个预置闸门信号 begin if clkevent and clk=1 then if reset=0 then q=0;en=0; elsif q=9999999 then q=9999999;en=0; else q=q+1;en=1; end if; end if; end process; process(tclk)