[信息与通信]Verilog HDL数字系统设计及其应用袁俊泉第5章.pptVIP

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  • 2018-03-07 发布于浙江
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[信息与通信]Verilog HDL数字系统设计及其应用袁俊泉第5章.ppt

[信息与通信]Verilog HDL数字系统设计及其应用袁俊泉第5章

5.2.1 串行块(begin-end块)   串行块的块定义语句为“begin,end”,串行块中的各条语句按串行方式顺序执行。串行块的格式如下: begin : 块名 块内局部变量说明 时间控制1 行为语句1 …… 时间控制n 行为语句n end 其中,“块内局部变量说明”可以是reg型变量声明语句、integer型变量声明语句及real型变量声明语句。   串行块执行时的特点如下:   (1) 串行块内的各条语句是按它们在块内出现的次序逐条顺序执行的,当前面一条语句执行完毕后下一条语句才能开始执行。   (2) 块中每条语句中的延时控制都是相对于前一条语句结束时刻的延时控制。   (3) 在进行仿真时,当遇到串行块时,块中第一条语句随即就开始执行;当串行块中最后一条语句执行完毕时,程序流程控制就跳出串行块,串行块结束执行。整个串行块的执行时间等于其内部各条语句执行时间的总和。   下面给出串行语句块的几个例子。   【例5-8】一个时钟上升沿控制的三位移位寄存器。 module Three_bit_shift_register (clk,d_in,d_out); input clk; input d_in; output d_out; reg reg_a, reg_b, d_out; always @(posedge clk) begin d_out=reg_b;

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