[信息与通信]第8章 仿真与Testbench设计.pptVIP

编译点击“Compile - Compile All”。 点击“Simulate - Start Simulation”，出现一个配置窗口。 点击SDF按钮，然后点击“Add”按钮 图 8–20 添加.sdf文件界面 选择.sdf文件。在 “Apply to Region”区域写入/UUT。 添加库。 图 8–21 添加库界面 点击Design键，从工作文件夹中选择仿真程序，点击“OK”按钮。 后续的方式与功能仿真相同。 8.4 Testbench设计 Testbench的结构和RTL设计的结构相似，只是由于Testbench和所要仿真的程序构成的是一个封闭的系统，所以不存在输入输出列表。另外所有可以综合的Verilog语言都可以用来进行仿真设计。 Testbench并不会生成一个实实在在的电路 尽量采用抽象层次比较高的语言来设计Testbench不仅可以提高设计的效率，而且可以提高仿真的效率。 8.4.1 时钟 时钟是设计Testbench中的一个最基本的元素。时钟可以分为很多种，包括无限循环时钟和有限个周期的时钟信号，因此时钟的生成方式也各式各样。 无限循环时钟信号的产生请参考例8-1到例8-3 有限周期的时钟信号的产生请参考例8-4 同频异相时钟信号的产生请参考例8-5 8.4.2 值序列 值序列是Testbench中经常使用到的一种信号形式，它可以