[理学]集成电路原理ch3_studant.ppt

铝条适当盖住接触孔 过载能力，避免使用易损坏的元件 确定光刻的基本尺寸。 最关键的是发射极接触孔的尺寸和套刻间距 最小图形就是发射极接触孔的宽度 举例： 外延层电阻率、外延层厚度、集电结结深、隐埋薄层电阻、基区薄层电阻、发射区薄层电阻、发射去接触孔尺寸、基区接触孔尺寸、集电区接触孔宽度、电阻条宽度、铝条覆盖接触孔、铝条宽度、铝条间距、发射区和基极间距、接触孔距基极和发射极间距、接触孔距集电极和隔离槽的距离、相邻电阻条间距、压焊块尺寸、压焊块之间间距 NPN的Pspice模型 .model npn2x1 npn IS=6.1E-18 NC=1.6000 VJC=.4 BF=195 MJC=.2 NF=1.0080 RE=60 CJS=123E-15 VAF=45 RB=600 VJS=.5 IKF=10.000E-3 RC=250 MJS=.1 ISE=1.300E-18 RBM=100 TF=10E-12 NE=1.9000 IRB=8E-6 XTF=25 BR=9 CJE=11.0000E-15 VTF=2 VAR=1.6000 VJE=1 ITF=8.0000E-3 IKR=10.000E-3 MJE=.6 PTF=60 ISC=2.100E-18 CJC=16.0000E-15 TR=1.0000E-9 * FOR PSPICE: NK=.57063 作业 硅局部氧化（LOCOS）工艺 简要说明PN结隔离工艺制造双极集成电路的主要流程。何种情况下，晶体管可放置在同一隔离岛内，为什么？这种工艺的缺点? 用R□=200 Ω/□的硼扩散作20KΩ电阻，若电阻硼扩散条的宽度为3微米，该电阻器的长度为多少？画出该电阻器的版图。如果每平方微米的电阻面积所允许的最大功耗为5微瓦，计算此电阻的最大工作电流？ mc_scu@yahoo.cn Key：weidianzi * * I2L电路的特点：所有NPN倒置，并且所有的发射极接地 TTL工艺多掺金工序 STTL多制作肖特基势垒二极管工序 隔离 * * * * * As：固溶度大、扩散系数小 * 欧姆接触 * * * 四川大学物理科学与技术学院 专用集成电路设计实验室 第三章 双极型逻辑电路的版图设计 双极型半导体集成成电路的基本制作过程 TTL/DTL STTL ECL I2L 元件间需要制作电隔离区 工艺兼容 元件自然隔离 采用硅平面工艺 通过前一章的 学习说明三者 工艺上差别？ 学习要求 理解等平面隔离工艺（LOCOS） 掌握双极型逻辑集成电路的设计 集成晶体管的常用图形 集成电阻 设计规则 理解TTL电路版图设计 设计过程 确定电路指标 工艺选择 划分隔离区 器件方案 计算机辅助 掩模板 3.1 IC的开发流程 IC的开发包括电路设计、元件设计、IC设计、IC工艺设计、IC制作和可靠性试验等六个环节 设计规则：工艺流水线给出的一组几何参数和一组电学参数。 3.2 双极型IC的基本制造过程 硅平面工艺 在元器件间要做电隔离区 线性/ECL TTL/DTL STTL 元器件间自然隔离 主要应用于I2L 在制作双极型集成电路时先要在硅片上制作各自电绝缘的“隔离岛” 基本的隔离工艺 反偏PN结隔离 全介质的V型槽隔离 等平面的PN结-介质混合隔离 典型的PN结隔离TTL工艺过程概要 工艺名称 主要工艺参数 工艺名称 主要工艺参数 衬底材料 P型硅；厚度600微米 接触孔光刻 一次氧化 温度1100，4小时 厚度1微米 铝 衬底温度：800 滤层温度12000 掩埋层扩散 1225度，As2O3，结深6微米，18小时 钝化 12000度 去氧化层 HF；60秒 外延层 N型硅，6微米 隔离扩散 硼，1175度，2.5小时 基区 硼扩散，980度 发射区 磷扩散，1000度，15分钟 后续工序 划片 贴片 压焊 封装 测试分类 筛选 成品测试 入库 3.2.1 PN结隔离工艺 所有晶体管的集电极都作在外延层上 PN结隔离工艺流程（按光刻掩膜顺序） 一次光刻：埋层扩散 二次光刻：隔离结扩散 三次光刻：集电极接触穿透扩散 四次光刻：基区扩散 五次光刻：发射区扩散 六次光刻：接触孔 七次光刻：电极布线 掩模版和光刻掩模 砷（As） D：3~7微米A：7~17微米 n+掩埋层 p+ 隔离区 p+ 隔离区 n p-衬底 n n+掩埋层 隔离扩散（浓硼） 续 基区以及基区扩散电阻（基区扩散掩模） 集电极和N型电阻的接触孔，以及外延层的反偏孔（发射区扩散掩模） 形成金属化内连线（接触孔掩模、金属化内连线掩模） n+掩埋层 n+ P基区 n+ p+ 隔离区 p+ n+ p+ 隔离区 n p-衬底 n n+掩埋层 课堂讨论 下面版图的电路图形式？ 3.3