06第六章时序课件.pptVIP

第六章 时序逻辑电路 用黑板说明；2011年1月9日总结出，此状态转图是有问题的，容易产生混淆。因为通过仿真发现，在S2状态即10时，如果此时X=1，此时输出Y=1；但这是不正确的；第一次S2应该不为1，第二次及以后的S2状态输出才应该等于1呢。所以对应S2状态的输出应该是“0”，这样也就不能进行状态化简了！但也可以认为，存在假设X出现1是完整的，要是1就持续整个CLK周期，要不就没有。如果此假设成立，S2对应输出为1，也可以说的同。呵呵 虽有经过再次考虑，想清楚了，新编书里的程序和这里的设计是一致的，不同的是VHDL程序在综合的时候，输出Y是经过触发器输出的，所以在S2状态时输出1是被过滤掉了。事实上最开始的S2状态对应的1是没有意义的。2011.1.9深夜总结 多写几种可能（至少4中：异步清零，同步置零，同步置1111，c作为转换信号置0100） 在黑板上进行 Q2虽然是10分频，但不能作为进位信号使用，所以进位信号的条件：1.周期为计数容量×CP周期，2.一个计数循环中，只能变化一次 此题可以按照TFF处理更加的方便，强调多个变量连续异或运算实现判断变量取值包含1个数的奇偶特性，即奇偶判别逻辑，检错算法中的奇偶校验 此电路就是模拟了微处理器中，用加法器和移位寄存器实现乘法运算的过程！（移位+累加=乘法） 说明此进位信号的特殊电平为低电平，上升沿时刻对应进位时刻2008.4.22。分析如果是74161构成会怎样！2009.5.19 强调输出方程和驱动方程是从逻辑图直接得到的 说明左移输出是Q0，右移输出是Q3。 解释为什么称为4位二进制加法计数器，其对应的计数模为16进制。 强调减法计数器的起始状态是对应的最大状态的编码，如10进制减法计数器的起始状态就应该是1001，即10进制数的9 C2*对应的是只接EP的高位的进位信号，c2对应的是接ET或ET和EP的进位信号的波形 说明无效循环的弊端 如选择TFF?! (直接法求驱动方程) 矛盾！传统的方法不适用！ 约束项 × × × × 1 1 1 状态不变 0 0 1 0 1 1 0 都翻转 1 1 1 0 1 0 1 FF0翻转 0 1 0 1 1 0 0 约束项 × × × × 0 1 1 FF1翻转 1 0 0 0 0 1 0 FF0翻转 0 1 0 0 0 0 1 状态不变 0 0 0 0 0 0 0 说明 T1 T0 Q1* Q0* X Q1 Q0 修改后的状态转换表(真值表)，包括了驱动函数 可以直接给出驱动方程，而不需要通过状态方程间接求出！ 触发器输出波形(同步输出) 直接输出波形(异步输出) 显然，只有CLK对应边沿的“1”，才能认为是有“1”输入；经过触发器滤波后，不应该出现的部分被过滤掉了！ 第六章 习 题 [题6.6]时序逻辑电路分析 00 01 10 11 A/Y 1/0 1/0 1/0 1/1 0/0 0/0 0/0 0/1 Q2Q1 见注释 四进制加减计数器 [题6.11] 译9，置数3。为7进制。 [题6.12] 译10，异步清零。为10进制。 步骤： 分析74161的逻辑功能，以及特点 决定采用同步端，还是异步端 选取状态，连接电路 [题6.14] 试用74161接成12进制计数器。 [题6.13] M=0,8进制； M=1,6进制。 A=0,10进制 A=1,12进制 [题6.15] (53)16=5*161+3*160=83 [题6.20] [题6.18] [题6.19] 7*9=63 10*3=30 [题6.22]使用74160构成365进制计数器 进位这样连接也可以 [题6.24]时序电路的分析 0 0 0 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 8 0 0 1 7 0 1 0 6 1 0 0 5 1 1 1 4 1 0 0 3 0 1 0 2 0 0 1 1 0 0 0 0 绿 黄 红 CLK [题6.30]用常用的时序逻辑电路设计，要求可以自启动。 计数器仅仅起提供合适的时序的作用，计数作用不明显了。 74161 ET EP D3 D0 D1 D2 LD RD Q0 Q1 Q2 Q3 CP C A0 A1 A2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 S2 S3 S1 74138 R G Y 1 CP 用74161的低三位产生8个循环的状态。用R,G,Y分别表示 红，绿，黄灯。 由真值表求出： R=∑(1,4,7) G=