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数字移相信号发生器设计 摘要：本文基于FPGA芯片的直接数字频率合成器（DDS）的设计方法。因为DDS的实现依赖于高速、高性能的数字器件，使用现场可编程器件FPGA，利用其高速、高性能及可重构性的特性，就能根据需要方便地实现各种不同频率的信号输出。 图1 DDS 原理框图 基于FPGA 的DDS 控制电路的实现有采用相位累加和比例乘法器两种方案，下面将分别介绍。 （1）、电路如图2 所示，相位累加器由Ｎ位加法器与Ｎ位相位寄存器级联构成，类似于一个简单的加法器。每来一个时钟脉冲fclk，加法器就将频率控制字M 与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位寄存器输入端。相位寄存器在下一个时钟的作用下就将加法器在上一个时钟作用后产生的新相位数据反馈到加法器的输入端，以使加法器继续将相位数据与频率控制字M 相加。频率控制字M 由累加器累加以得到相应的这个相位数据将作为取样地址值送入的波形存储器，波形存储器根据这个地址输出相应的波形数据。最后经D/A 转换器和低通滤波器将波形数据转换成所需要的模拟波形。 图2 相位累加器 　　当相位累加器累加满量时，就会产生一次溢出，完成一个周期性的动作，这个周期就是合成信号的一个周期，累加器的溢出频率也就是DDS 的合成信号频率。 （2）、根据硬件比例乘法器（CC14527）的原理，我们对其进行VHDL 设计实现。其完成的功能为：ST为片选信号，当ST 有效时，在CLK 每十个脉冲中输出端Q 将输出DATA[3..0]（0～9）个脉冲，同时在CLK 满10 个脉冲时，C 端产生一个脉冲控制信号。当data 为4，在clk 十个脉冲中， q 输出4 个脉冲，在CLK 满10 个脉冲时，C 端产生一个脉冲控制信号，完全实现了比例乘法器功能。在两个比例乘法器级联时，令高位输入数据q0，低位输入数据q1，在每10 个脉冲中高位输出q0个脉冲，同时高位C 端禁止低位CLK 进入，当高位满10 个脉冲后高位C 端允许低位CLK 进入1 个脉冲，这样在100 个脉冲中整体上将输出10q0＋q1 个脉冲。于是在n 级级联后，若输入频率为f，则输出脉冲频率为[10 n-1q0+10n-2q1+…+10q（n-2）+q（n-1）]f／10n。如下图3为采用6级MUL级联产生的DDS控制电路。 图3 MUL级联构成的DDS 控制电路 以上两种控制方案，只要累加器位数和比例乘法器级联足够多，就可以实现频率的步进小，产生的频率信号准确，稳定性好，频率的分辨率高，频率转换快，容易控制。本次课程设计中采取第一种方案，相位累加器的位数为32位。 二、设计原理 １．DDS简介 直接数字频率合成DDS（Direct Digital Frequency Synthesizer）是一种采用数字化技术、通过控制相位的变化速度、直接产生各种不同频率信号的新型频率合成技术。随着IC设计与制造技术的发展，目前已有多种DDS芯片问世，在科研与生产中发挥了广泛的作用。DDS芯片具有较高的频率分辨率，可实现快速的频率切换且在频率改变时能够保持相位的连续，很容易实现频率、相位和幅度的数控调制，因此直接数字频率合成器的应用越来越广泛，尤其在通讯领域中，DDS已大量取代了VCO（模拟的压控振荡器）而被广泛应用。但许多专用的DDS芯片，虽然它们功能较齐全，但其控制方式却是固定的，因此有时不一定是工作所需要的，且芯片价格相对也昂贵。而利用现代CPLD/FPGA芯片的高速、高性能及可重构性，也能实现各种较复杂的频率合成功能。DDS的设计结构及工作原理 图为一个基本的DDS结构图，它主要由相位累加器、相位调制器、正弦ROM查找表、D/A转换器、和低通滤波器组成。系统时钟由一个稳定的晶体振荡器产生，用来同步整个合成器的各组成部分。同步寄存器的使用是为了当输入的频率字改变时不会干扰相位累加器的正常工作。相位累加器是整个DDS的核心，它由N位加法器和N位相位寄存器级联构成，类似一个简单的加法器，完成上面推导中的相位累加功能。每来一个时钟脉冲，加法器就将输入的N位频率字与相位寄存器输出的累加相位数据相加，然后将相加后的结果送至相位累加器的输入端，相位寄存器就将在上一个时钟作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续将相位数据与输入的频率字相加。当相位累加器累加满量程时，就会产生一次溢出，完成一个周期性的动作，这个周期就是合成信号的一个周期，累加器的溢出频率就是DDS的合成信号频率。相位调制器接收相位累加器的相位输出，并与一个相位偏移值相加，主要用于信号的相位调制，如PSK（相移键控）等。在不使用时可去掉该部分，或加一个固定的相位字输入。注意相位字输入也要用同步寄存器保持同步，但相位字输入的宽度M与频率字输入N往往是不相等的幅