UESTC集成电路原理第四章.ppt

2、衬底偏置效应对传输门特性的影响 由上面的分析可以看出，在电平传输过程中，源跟随器的源极电位由于CL充放电随时变化，而衬底接固定电位，VBS?0，有衬偏效应；漏负载级的源与衬底虽未连在一起，但电位相同，VBS=0，无衬偏效应。 若采用P阱工艺，NMOS衬底浓度与PMOS的高1?2数量级，衬偏效应更为明显。 图4-31 九管CMOS传输门 3、改进电路——九管CMOS传输门 一种改进的CMOS传输门电路如图4-31所示。TG1的n3管VBS=0，无衬偏。E=“1”，TG1、TG2工作，当Vi=“1”，TG1、TG2同时开始传输高电平，其各自的输出端V0，V0’状态相同，而V0’与TG1的n1管衬底相接，即VBn1=VSn3=VSn1，可等效视为n1的VBS1=0，?n1管无衬偏效应。 4.5 静态CMOS逻辑门电路 4.5.1 CMOS基本门电路 1. 基本的CMOS与非门、或非门 图4-32 CMOS与非门和或非门 注意： 串联方式工作时，相当于沟道长度增长，MOS管有效宽长比减小。为使p、n管匹配，需增大串联管的W/L比——输入端一般不超过4个。 并联方式工作时，等效为沟道宽度增大，有效宽长比增加。 有衬底偏置效应存在。 ?转换电平V*向VDD移动? VNMHM?。 设K为单个最小尺寸MOS管的K值 对于与非门 （n?2） 转换电平V*为 对于或非门 （n?2） ?转换电平V*向VSS移动? VNMLM?。 ?基本CMOS门电路噪容仅能保证在20%VDD。 2. 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形不对称的缺点，通常以加缓冲器来解决： 输入端加反相器。 输出端加反相器。 输入、输出端均加反相器。 加缓冲器要遵循保持原门电路逻辑功能不变的原则。 缓冲级给门电路带来的性能上的改善： 门电路驱动能力取决于反相器特性，与各输入端所处逻辑 状态无关。 ? 转移特性得到改善，转换区域变窄，噪容提高。 输出电平由“0”?“1”，和“1”?“0”跳变时间近似相等，波形 趋于对称。 但另一方面，加入缓冲级，使 Vi ?V0传送过程中经过了3、4级延迟，使延迟时间?，因此多用于高噪声干扰低速系统。 1. 动态CMOS移位寄存器 图4-35 1/2位延时电路 CL—传输门漏寄生电容与反相器 输入电容（栅电容）之和。 4.6 动态和准静态CMOS电路 4.6.1动态CMOS电路 由传输门和门电路构成，传输门与单沟道传送晶体管相比具有传输速度高(ron?)，逻辑电平无阈值电压损失的优点?动态CMOS电路优于单沟道NMOS动态电路。 （1）栅电容的存储效应； 一般Cgs?PF，Rgs?1010?，而Cgs存储的电荷泄放只能通过Rgs实现，则放电时间常数RgsCgs?几ms?可将电荷存储一段时间，使信号得以维持。 Vi=“1” CP(?1)上升沿 VCL“0”?“1”； Vi=“0” VCL保持“1”，直至下一个脉冲上升沿到来VCL由“1”?“0”。 （2）若将两个1/2延时电路串联，并用?2做后级脉冲，则?1 称为读入脉冲，?2读出脉冲。构成图4-36所示的动态CMOS移位寄存器。 注意：?1，?2为不交叠脉冲；存在时钟最高频率和最低频率。通常脉冲选择： 单相脉冲：?1=CP，?2= 双相脉冲：?1，?2相位不同。 其信号的移位传输如图4-37所示。 图4-36 动态CMOS移位寄存器 图4-37 动态移位寄存器输出波形 （3）上示电路也可称之为动态CMOS D 触发器，即： 其中第一级为主触发器，第二级为从触发器，输入信号延迟一个节拍输出。 2、 准静态CMOS移位寄存器 利用了静态触发器交叉耦合直流存储+栅电容电荷暂存两种效应。如图4-38所示。 图4-38 准静态移位寄存器 4.7 CMOS变型电路 4.7.1 伪NMOS逻辑 n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的nmos电路只需(n+1)个MOS管。因此，模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地VSS，即可得到类似于耗尽型NMOS的特性。应注意此电路属有比电路。 图4-39 伪NMOS逻辑 与实际的NMOS电路逻辑相比： 伪NMOS逻辑由于采用PMOS负载，其沟道薄层电阻RS=?/t=?Nq/t约为NMOS的2?3倍，导通电阻?，功耗?。