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1 位全加器原理图输入设计 一、实验目的 掌握运用 MAX+plusII 原理图编辑器进行简单电路系统设计的方法。 了解利用 MAX+plusII 进行电路系统设计的一般流程 掌握 1 位全加器原理图输入设计的基本方法及过程 学会对实验板上的 FPGA/CPLD 进行编程下载 ，用硬件验证所设计的项目。 二、实验原理 一位全加可以由用两个半加器及一个与门连接而成，因此需要先设计一个半 加器，根据原理图输入设计方法进行顶层元件设计和层次化设计的步骤设计全加 器。 实验步骤： 半加器设计 1、为本项设计建立文件夹 2 、输入设计项目和存盘 （1）打开 Mux+plusII ，选菜单 File→New ，在 弹出的 File Type 窗中选原 理图编辑输入项 Graphic editor File，按 OK 后将打开原理图编辑窗 。 （2 ）在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗， 选择此窗中的输入元件项 Enter Symbol ，于是将跳出输入元件选择窗。 （3 ）用鼠标双击文件库 “Symbol Libr