CN107453755-CN201710561865-一种基于混合架构的高速高精度多通道并行采集系统.pdfVIP

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 107453755 A (43)申请公布日 2017.12.08 (21)申请号 201710561865.9 (22)申请日 2017.07.11 (71)申请人 电子科技大学 地址 611731 四川省成都市高新区（西区） 西源大道2006号 (72)发明人 黄武煌　高舰　潘志翔　杨扩军　 曾浩　蒋俊　张沁川　邱渡裕　 叶芃　 (74)专利代理机构 成都行之专利代理事务所 (普通合伙) 51220 代理人 温利平 (51)Int.Cl. H03M 1/10(2006.01) H03M 1/12(2006.01) 权利要求书2页 说明书5页 附图4页 (54)发明名称 一种基于混合架构的高速高精度多通道并 行采集系统 (57)摘要 本发明公开了一种基于混合架构的高速高 精度多通道并行采集系统，通过对采样时钟模块 的重新设计，产生适用于时间交替和时间同步混 合架构ADC阵列模块的多相时钟信号，使得每个 通道的ADC阵列模块可以工作在两种模式即高分 辨率模式和高采样率模式，这样，使采集系统在 兼顾高采样率的同时有效地提高了系统分辨率， 在多ADC+多FPGA(MCMP)的结构下实现高速实时 采样。此外，该结构可兼容多种工作模式，实现不 同指标的结构复用以适用于多场合需求。 A 5 5 7 3 5 4 7 0 1 N C CN 107453755 A 权　利　要　求　书 1/2页 1.一种基于混合架构的高速高精度多通道并行采集系统，其特征在于，包括： ADC阵列模块，所述ADC阵列模块包含M组ADC子阵列模块，每个子阵列模块对应一个通 道并包括N个ADC，M,N的取值范围为M,N≥1； 经过信号调理和驱动后输出的信号x(t)分成M路信号x (t),i＝1,2,…,M，并将信号x i i (t)送入对应的第i个ADC子阵列模块； 对于第i个ADC子阵列模块的N个ADC，分别在对应的N个采样时钟SCLK ,j＝1,2,…,N i,j 的驱动下，对信号x (t)进行采样，并将采集数据x (n),j＝1,2,…,N发送给相应的第i个 i i,j 数据采集模块； 采样时钟模块，用于为ADC阵列模块提供多相时钟信号SCLK ，共M×N路，多相时钟信 i,j 号SCLK 的分配为： i,j (1)、高分辨率模式 时钟信号SCLK 对不同的通道i分配不同时钟相位 每个子阵列模块中所有ADC即不 i,j 同的j分配相同的时钟相位，即： (2)、高采样率模式 多相时钟信号SCLK 对不同的通道i和不同ADC即不同的j均分配不同时钟相位 即： i,j M个数据采集模块，每个数据采集模块均包含数据接收模块、数据存储模块和数据预处 理模块；其中，第i个数据采集模块