信号发生器设计精选.pptVIP

数字系统设计部分 第三讲 信号发生器设计 正弦信号发生器 DDS方法 设计要求 设计一个函数信号发生器 输出1Hz～1MHz正弦波 输出幅度4V 负载电阻100Ω 频率步进1Hz 用模拟方法设计信号发生器 RLC振荡器 晶体振荡器 文氏电桥 ICL8038 … 都不能够步进1Hz！ 频带也太宽了！ RC振荡器 缺点：稳定度不好 电容：不够精确、受外界温度影响 电阻 晶体振荡器 优点：稳定度高 缺点：频率几乎不可调节 文氏电桥 缺点：电位器调节频率 数字方法 DDS Direct Digital Synthesis 直接数字合成 DDS广泛应用于现代数字通信中 频率数控、调制解调（FM、PSK、QPSK、QAM……） DDS原理框图 Digital phase wheel 相位累加器 ROM查找表 放一个大小为 的正弦表格 FW=M？ M与N的关系 一般情况，选大一些对于数字电路是比较容易的。所以DDS系统可以很容易地实现高频率分辨率、大频率变化比（最大输出频率与最小输出频率的比）的信号。 另一方面，如果比较大，一个周期内时间轴被分为个2n点，DDS系统的正弦查询表ROM中是否必须存储个点的数据呢，答案是否定的。这是因为DDS系统的数模转换比特数是有限的，一般不太大，特别对于高速DAC，高比特数DAC也没有很大必要。这样，正弦查询表ROM中如果存储非常多的点，则很多相临的点存储的是同样的幅度值。 从DDS系统中相位累加器的位数取高m位送到正弦查询表ROM作为地址线即可满足要求。之所以将低位舍弃，是因为舍弃的低位变化对应于输出幅度在± 1/2LSB范围内，输出同一个量化电平。 数字部分采用FPGA Altera CycloneII EP2C8Q208C8 微控制器采用32位MCU Atmel SAM7S64 （ARM7 Core） VHDL程序片断 LIBRARY IEEE; --32位加法器模块 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER32B IS PORT (A，B : IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END ADDER32B; ARCHITECTURE behav OF ADDER32B IS BEGIN S = A + B; END behav; LIBRARY IEEE; --10位寄存器模块 USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG10B IS PORT ( Load : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END REG10B; ARCHITECTURE behav OF REG10B IS BEGIN PROCESS(Load, DIN) BEGIN IF LoadEVENT AND Load = 1 THEN DOUT = DIN; END IF; END PROCESS; END behav; D/A数模转换器 高速D/A 10bits THS5651 125MSPS 运放 TI 视频高速运放 THS4001C 采用专用芯片 AD9850 DDS 优点： 频率精确，极高的分辨率 快速的频率转换时间 步进间隔数字可调 频带很宽 不足之处： 相位抖动 成本较高 正交信号发生器 两路输出的DDS 数字移相信号发生器设计 双路正弦波发生 同频率，但是相位偏移 相位控制 任意波形发生器 修改ROM表 产生任意的周期波形 任意波形的周期频率可控 波形形状修改可以在短时间内完成 幅度控制 四象限电流型D/A 模拟乘法器 AD9854 AD9854是一个可以工作在300MHz时钟频率,具有I/Q两路12bit DAC的DDS芯片。 另外一种方法 PLL Phase Locked Loop 锁相环 数字锁相环 PLL PLL框图与各部分作用 PLL原理 如果相位差恒定，频率就一定相等 锁相频率合成器 下变频型的单环频率合成器 双模前置分频器型单环频率合成器 多环频率合成器 小数分频频率合成器 各部分的作用 ? PD ————产生误差电压 ? LF ————产生控制电压 ? VCO ————产生