低功耗宽调谐范围锁相环设计.docVIP

低功耗宽调谐范围锁相环设计 　　摘要: 针对传统锁相环输出频率范围有限、功耗大的缺陷,通过对压控振荡器震荡机理进行理论分析,设计了一款用于时钟发生器的低功耗、宽调谐范围、低相位噪声锁相环。该锁相环采用了新型可编程、低调谐增益、低功耗的环形振荡器,达到了宽频率输出范围、低相位噪声、低功耗的目的,采用SMIC公司0.18um混合信号工艺,用Cadenced的Hspice仿真工具进行仿真,在1.8V电源电压供电情况下获得了50MHz~1.7GHz的频率锁定范围和1.8mW~2.3mW的较低功耗。单边带相位噪声在10KHz频偏处为-104dBc/Hz.。 　　关键词:锁相环;宽调谐范围;压控振荡器;低功耗 　　中图分类号:TP333文献标识码:A文章编号:1009-3044(2010)07-1730-03 　　Design of a Low Power Wide-Range Phase-Locked Loop 　　ZHANG Hong-qiang, ZHANG Da-hui 　　(College of Science Guizhou University, Guiyang 550025, China) 　　Abstract: Is limited in view of the traditional phase-locked loop output frequency range, the power loss big flaw, through controls the oscillator to the pressure to shake the mechanism to carry on the theoretical analysis, designed one section to use in the clock generator the low power loss, the broad tuning scope, the low phase noise phase-locked loop. This phase-locked loop has used new programmable, the low harmonious gain, the low power loss ring oscillator, has achieved the wide band rate output range, the low phase noise, the low power loss goal, uses SMIC Corporation 0.18um composite signal craft, carries on the simulation with the Cadenced Hspice simulation tool, has obtained the 50MHz~1.7GHz frequency locking range and the 1.8mW~2.3mW low power loss in the 1.8V supply voltage power supply situation. The single side band phase noise in the 10KHz frequency offset place is - 104dBc/Hz. 　　Key words: phase-locked loop; wide-range; voltage-controlled oscillator; low power consumption 　　随着微电子技术的进步,数百万个晶体管可以集成在一个芯片上,操作在较高的频率下来提高运算能力。微电子芯片微处理器必须处理不同媒体,如图像、视频、音频、图片,计算复杂性明显不同与单独的媒体应用和网络传输[1]。微处理器根据处理任务的不同工作在不同的操作频率下,可以更高效的利用资源,降低功耗,完成预期任务。另外在数据采集中也要根据采集对象的不同使用不同的时钟信号,因此,设计一款宽频率输出范围,低功耗的时钟发生器具有很大的意义和应用价值。目前作为时钟发生器的锁相环主要有电荷泵锁相环(CPPLL)和全数字数字锁相环(ADPLL),虽然全数字锁相环具有容易集成、系统可靠性高等优点[8],但也有工作频率低、机结构复杂、噪声分析困难等缺点[9],不适合用于高频时钟发生器。而传统电荷泵锁相环随具有输出频率高、相位噪声低等优点,可是输出频率范围有限,这就限制了它在现代集成电路中的应用。 　　为了实现宽频率调节范围,本文对环形振荡器进行了设计,通过控制连入电路中延时单元的个数,实现了50M Hz~1.7GHz的频率输出范围,电路功耗在1.8~2.3mW之间变化。