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总结工作 已实现 已实现 已实现 已实现 难点：在于RAM、ROM模块的加载 视频 播放结果演示视频 总 结 通过本次课题的练习，我们学习了FPGA相关的设计，掌握了 do文件的编写以及modelsim的仿真，更独立实现了ROM、RAM模块的加载。 感谢王老师 和各位同学的帮助！ * 基于FPGA RISC_CPU设计 第十组 组员：何萍、李程、林澍霖、刘可铭 模块设计 目 录 项目简介 预期目标 仿真验证 1 2 3 4 项目简介 该项目将实现一个精简指令集（RISC）CPU，它能实现以下功能： 能对指令进行译码并执行规定的动作 可以进行算术和逻辑运算 能与存储器交换数据 提供整个系统所需要的控制 1 2 3 4 精简指令集（RISC）介绍 RISC即精简指令集计算机（Reduced Instruction Set Comouer）的缩写，能提高计算机运算速度 本项目用硬件布线逻辑实现，即用触发器和逻辑门直接连线所构成的状态机和组合逻辑 1 2 项目简介 RISC的特点 指令系统小 标准长度的指令 较少的寻址方式 尽量使用硬布线逻辑 项目简介 1 2 3 4 预期目标 指令译码 读取ROM区数据 与RAM区交换数据 算术运算 条件判断 指令跳转 1 2 3 4 5 6 总体模块 地址译码器 RAM,ROM存储器 CPU 按键输入 + 显示 仿真验证 在黑金399板上用CPU生成fibonacci数列 每一次按键输入处理一条程序 将其结果显示输出在LED上 正确的fibonacci数列进行对比 通过串口把运行过程中寄存器的值显示到电脑上 任务时间分配 2012.10.27-2012.11.06 CPU内部模块功能仿真，综合，后仿真 2012.11.06-2012.11.20 按键，指令显示 2012.11. 20-2012.12.2 程序调试 2012.12. 2-2012.12.20 总结工作 1 2 3 4 工作进度 顶层文件仿真波形图 工作进度 顶层文件仿真波形图 指令功能 实现指令功能 (1) HLT 停机操作。该操作将空一个指令周期，即8个时钟周期。HLT=0 (2) SKZ 为零跳过下一条语句。该操作先判断当前alu中的结果是否为零，若是零就跳过下一 条语句，否则继续执行。SKZ=1 (3) ADD 相加。该操作将累加器中的值与地址所指的存储器或端口的数据相加，结果仍送回 累加器中。ADD=2 (4) AND相与。该操作将累加器的值与地址所指的存储器或端口的数据相与，结果仍送回累 加器中。AND=3 (5) XOR 异或。将累加器的值与指令中给出地址的数据异或，结果仍送回累加器中。XOR=4 (6) LDA 读数据。该操作将指令中给出地址的数据放入累加器。LDA=5 (7) STO 写数据。该操作将累加器的数据放入指令中给出的地址。STO=6 (8) JMP 无条件跳转语句。该操作将跳转至指令给出的目的地址，继续执行。JMP=7 引脚说明 clk:时钟信号 fetch:外来时钟clk的8分频信号 rst:复位信号 rd:读命令输入 load_ir:状态控制器的输出信号 inc_pc:状态控制器的输出信号 load_acc:累加器的输入信号 load_pc:状态控制器的输出信号 wr:写命令输入 datactl_ena:数据控制器的使能信号 halt:暂停信号 pc_addr:地址多路器的输入信号 指令周期的第0个时钟 第0个时钟：因为CPU状态控制器的输出：rd和load_ir为高电平，其余均 为低电平。指令寄存器寄存由ROM送来的高8位指令代码。 对于第0个时钟的代码： 0 指令周期的第1个时钟 第1个时钟：与上一时钟相比只是inc_pc从0变为1故PC增1，ROM送来低8位指令代码，指令寄存器寄存该8位代码。 对于第1个时钟的代码： 0 1 指令周期的第2个时钟 第2个时钟：空操作 对于第2个时钟的代码： 0 1 2 指令周期的第3个时钟 第3个时钟：PC增1，指向下一个指令。 对于第3个时钟的代码： 0 1 2 3 指令周期的第4个时钟 第4个时钟：若操作符为AND、ADD、XOR或LDA，读相应地址的数据；若为JMP，将目的地址送给程序计数器；若为STO，输出累加器数据。 对于第4个