模拟锁相环电路设计.docVIP

模拟锁相环电路设计 　　摘要：针对现有模拟锁相环的缺陷，作者提出选用进口高品质VCXO自行设计制造模拟锁相环的设想，文章介绍了电路中各部件的设计和选择，并通过实验对此方案进行测试，给出了锁相环电路各项指标的测试结果，从而验证了这种锁相环电路的可用性，以及电路改进的可能性。 　　关键词：锁相环；电路设计；实验结果；电路改进 　　中图分类号：TP311文献标识码：A文章编号：1009-3044(2011)18-4459-03 　　Phase-Locked Loop Circuit Design 　　DONG Yun 　　(China Petroleum Engineering Construction Corporation, Beijing 100120, China) 　　Abstract: Aiming at the defects of the existing analog phase-locked loop, the idea of fabricating analog phase-locked loop with imported VCXO is introduced in this article. The article also puts forward the design and selection of elements of the circuit. Test with experiment shows that feasibility of such scheme and the possibility of circuit improvement. 　　Key words: phase-locked loop; circuit design; experiment result; circuit improvement 　　现有的网络产品中使用了大量模拟锁相环，如网板、光接口板、时钟板等。现在很多使用的模拟锁相环PLL－II完全由变容二极管等分立元件构成，离散性大，设计不尽合理，工艺品质也难保证，但在一些电路中模拟锁相环是必须的。如果选用进口高品质VCXO，配合精心设计的滤波器， 自行设计制造将会使其品质得到全面控制。一方面与现有模拟锁相环完全兼容，可以直接替换，另一方面避免了选用TRU050造成独家供货的局面。 　　1 电路设计方案 　　锁相环电路设计方案如图1所示。其中虚线方框内的电路是为实现失去参考源时锁相环输出中心频率的功能所增设的电路，除去这一部分功能电路，即为典型的采用有源比例积分滤波器的二阶锁相环基本电路。其中：鉴相器、1/N分频器，1/256分频器和参考源检测电路做在EPLD中，其它元件可焊接在与PLL-II体积相近的一个电路中。EPLD之外的电路所用管脚与PLL-II相比，可以省去-5V电源脚，只使用单＋5V电源。因比PLL-II增加无参考源时输出中心频率的功能，电路中增加了一个指示参考源信号有无的逻辑电平管脚。在PLL-II的管脚分配中有未用的管脚可以利用。除此管脚之外，本电路的其它管脚可做到与PLL-II完全兼容。图中的元件值为： 　　R1＝10KΩ，R2＝220KΩ，R3＝1.2KΩ,C=1μF。 　　下面对电路中各部件的设计和选择做一说明。 　　1.1 基本环路 　　1）鉴相器 　　 鉴相器电路采用双端输出下降沿比相的数字鉴频鉴相器。采用这种鉴相器是为了与PLL-II的管脚兼容。本电路采用8KHz的单一鉴相频率，鉴相器前端的1/256分频器用来将2MHz的时钟信号分频到8KHz。 　　本电路使用的鉴相器具有非线性鉴频特性，理论上讲它的捕捉范围可达到无限大，实际上受到压控振荡器调谐范围的限制，它所构成的锁相环路的快捕带，捕捉带和同步带三者相等。 　　2）环路滤波器 　　 环路滤波器采用差分输入的有源比例积分滤波器如图1中所示，由它构成的二阶环捕捉特性比较优越，同时这种形式的环路滤波器与PLL-II的管脚兼容。 　　3）运算放大器 　　环路滤波器采用有源滤波，其中的运算放大器须满足输入输出要求。其前级的鉴相器输出低电平0.1V，高电平4.0V，要求运放共模电压输入范围大于鉴相器输出电压范围；其后级的压控振荡器压控电压范围0.5~4.5V，要求运放输出电压范围大于压控电压范围，因此本电路采用了低漂移的斩波rail-to-rail运算放大器LTC1152。采用＋5V电源时，其共模电压输入范围是0～5V；输出电压范围是0～5V；满足使用要求。 　　4）压控晶体振荡器 　　锁相环中采用CONNOR WINFIEID的HV系列高稳定度晶体压控振荡器，调谐范围大，频率稳定度高。 　　1.2 失去参考源时，自动输出中心频率的实现方案 　　首