电子技术数字钟设计参考.docVIP

数字钟设计 ，取R为4.7k?，得C=0.103UF。C近似取0.1UF，选取以上的电阻、电容，多谐振荡器产生1KHz信号。下图为信号发生电路原理图 2、 分频电路 2.1 74LS160芯片介绍 在本设计过程中将多次用到74LS160，这里对它的引脚图以及功能做一下介绍（如表1、表2、表3）。 表1 设计过程中所画的图中74LS160的引脚介绍 74LS160逻辑符号 各引脚顿的名称 DDDD 置数端 QQQQ 输出端 EP ET 工作状态控制端 LD 预置数控制端 RD 异步置零（复位）端 ＣO 进位输出端 CLK 信号输入端 表2 74LS160的功能表 74LS160的功能表 CLK EP ET 工作状态 × 0 1 × × 清零 ↑ 1 0 × × 预置数 ↑ 1 1 1 1 计数 表3 74LS160的真值表 74LS160的真值表 CLK Q Q Q Q 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 0 0 0 0 通过对74LS160的功能表（表1）的观察可知，使用74LS160实现十进制计数器的功能时，EP端和ET端均要接1，端和端不用的要接1。 2.2 分频器 分频电路实际上是一个1000进制计数器。ET、EP开始都很为1，都工作在计数状态，当多谐振荡器产生的1000HZ的信号脉冲时，首先输入进U1（74LS160）CLOCK脉冲输入端，U1开始计数，本设计采用的是串行进位方式，当U 1计数为9时,U1进位输出端CO为高电平经反相器74LS04后，使U2的CLOCK端为低电平。下一个计数脉冲到达后，U1变为0，U1 的CO端跳回低电平，经反相器使U2的CLOCK输入端产生一个整跳变，于是U2计入1，两片74LS160不是同步工作的。同理，当U2 计数9时，下一个脉冲到达U2后，U2变为0，U3计入1，当U3计入9时，U3的CO进位输出为1，输出变为1Hz的频率信号。当下一个脉冲到达U3 时，U3变为0，如此循环。下图为分频电路原理图 3计数电路 3.1 秒、分计时电路 因为秒计时，和分计时都是六十进制计数，所以在此将它们归在一起。秒计时电路使用原理为六十进制计数，当计数器记到59时，再来一个计数脉冲，计数器进位输出变为1，送到更高一级的计数电路中去，同时自身置0。下面是六十进制计数器具体工作原理： 本计数器采用的是并行进位整体置数方式。当分频电路产生1Hz信号时，信号被加到U1和U2 CLOCK U端，但刚开始U1的ET和EP端为高电平U1工作（计数），而U2的ET和 EP端受U1进位输出端CO控制，刚开始计数时，U1进位输出端为0，所以U2不工作，当U1计数为9时，U1进位输出为1，此时U2计数。当下一个脉冲到来后，U1跳变为0，此时进位输出为0，U2又不工作，一直等到U1计数记到9时，U2才计数，每输入十个脉冲信号，U2记一次数。 当U2计数记到5时（为0101时）且U1为9时（为1001时）即U1的14脚11脚位高电平且U2的14脚12脚为高电平时，相应的脚接到四输入与非门中，此时四个脚输入全为高电平，与非门输出为低电平，与非门的输出接到U1、U2的置数端，置数端接入低电平有效，此时U1、U2置数工作，U1、U2置数输入为相应芯片上的预置数输入端的值，由于U1、U2的预置数输入端接地，即预置数为0000，此时计数器清零，又开始重新计数。下图为六十进制计数器原理图 3.2、 二十四进制计数器 二十四进制计数器原理与六十进制计数器原理相似，只不过与非门采用的是三输入与非门，因为二十四进制计数器是在U1计数为3，且U2计数为2时进位的，此时只需要三个引脚的逻辑值即可，二十四进制计数器的计数脉冲是分进位的进位脉冲信号。三输入与非门的三个引脚分别接U1的13、14脚和U2的13脚，当U1的计数为3时，即U1的13、14脚位高电平并且U2的13都为高电平时，74LS10的三个输入端值都为1 此时与非门输出为0，与非门的输出接到置数端进行置数处理。当U1、U2进行置数时，U1、U2全被置成零，此时计数器清零，可以重新开始计数。下图为二十四进制电路原理图 4、 驱动电路 驱动电路主要集成芯片是74LS48，他的输入信号为单个74LS160计数器的输出信号，74LS48电路中灯测试输入端，灭灯输入、灭零输出和灭零输入均为无效状态，故其相应的引脚接高电平，表示上述功能不工