职教eda实验.doc

实验一 应用QuartusII完成基本组合电路设计（2小时） 1.实验目的 熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 2.实验内容 首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。 3.实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告 实验二 半加器的设计（2小时） 1.实验目的 熟悉QuartusII软件的基本使用方法。 熟悉EDA实验开发系统的使用方法。 了解原理图输入设计方法。 2.实验设计 半加器(h_adder.gdf) 3.实验报告：根据以上的实验内容写出实验报告，包括软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告 实验三　1位全加器原理图输入设计（2小时） 1.实验目的 熟悉QuartusII软件的基本使用方法。 熟悉EDA实验开发系统的使用方法。 了解原理图输入设计方法。 2.实验内容 设计并调试好一个1位二进制全加器，并进行系统仿真。设计1位二进制全加器时要求先用基本门电路设计一个1位二进制半加器，再由基本门电路和1位二进制半加器构成1位二进制全加器。 3.实验设计 全加器(f_adder.gdf) 实验四3-8译码器的设计　(4小时) 1.实验目的 1、熟悉QuartusII软件的基本使用方法。 2、学习组合逻辑电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 2.实验内容 用VHDL设计一个控制端的3线-8线译码器。当=0时译码器正常工作，＝1时译码器的输出均处于高电平。 --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv; 实验六 设计含异步清0和同步时钟使能的加法计数器（4小时） 1.实验目的 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 2.实验原理 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数（同步使能） IF CQI 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =0); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; --将计数值向端口输出 END PROCESS; END behav; 3.实验内容 在QuartusⅡ上对进行编辑、编译、综合、适配、仿