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EDA技术实用教程 第3章 VHDL设计初步 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 inout 和 buffer 的区别： buffer回读的信号不是由外部输入的，而是由内部产生向外输出的;而inout读取的信号是外部的。 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 TYPE std_logic IS （ U，--Uninitialized X，--Forcing Unknown 0，--Forcing 0 1，--Forcing 1 Z，--High Impedance W，--Weak Unknown L，--Weak 0 H，--Weak l -，--Don’t care )； ◇ 一般而言在设计中会使用到的仍是0与l两种状态，而在双向的bus上会使用到Z; ◇ 在某些设计中为减少逻辑门的使用，可能会用到-; ◇ U及X，大多出现在simulation的输出上; ◇ W、L及H则很少使用到，且很少出现。 注意：在std_logic的定义中，所有英文字母构成的数据类型，例如X、U或Z等都是用大写的英文字母。 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 ① 进程语句本身是并行语句，但其内部为顺序语句。 ② 进程在敏感信号发生变化时被激活。 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 integer包括正整数、负整数和零。 在使用时必需range… to…语句限制整数取值范围。 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.1.4 半加器及其VHDL的描述 2. 标准逻辑矢量数据类型 3.1.4 半加器及其VHDL的描述 3. 并置操作符 ? 3.1.5 一位二进制全加器及其VHDL描述 3.1.5 一位二进制全加器及其VHDL描述 3.1.6 VHDL例化语句 3.1.5 一位二进制全加器及其VHDL描述 3. 并置操作符 ? 3.2.1 D触发器的VHDL描述 3.2.1 D触发器的VHDL描述 1. 上升沿检测表达式和信号属性函数EVENT 2. 不完整条件语句与时序电路 3.2.2 VHDL实现时序电路的不同表述 3.2.2 VHDL实现时序电路的不同表述 3.2.2 VHDL实现时序电路的不同表述 3.2.2 VHDL实现时序电路的不同表述 3.2.3 异步时序电路设计 没有单一主控时钟的时序电路，或系统中所有的时序部件不随某个主控时钟同步接收时钟信号达到状态同步变化的电路都属于异步时序电路。 3.2.3 异步时序电路设计 3.3.1 4位二