串行的8421BCD码转换成串行余3码的逻辑系统的设计.docVIP

串行的8421BCD码转换成串行余3码的逻辑系统设计 一、摘要 本文将设计一个串行的8421BCD码转换成串行余3码的逻辑系统。其可实现基本要求如下：8421码作为串行输入，余三码作为串行输出。每四个时钟周期完成一位十进制的转换。 二、设计思路 我们将该逻辑系统大致分为三个模块: 1、输入模块 2、转换模块 3、输出模块 这样串行输入的8421码经输入模块后并行输出，通过转换电路转换成余三码，并行的余三码再通过输出模块串行输出。 余三码 8421码码 输出模块 转换模块 输入模块 三、具体方案 1、输入模块： 采用移位寄存器74LS194作为输入，右移位SR作为串行输入口，Q0、Q1、Q2、Q3作为四个并行输出口。经过4个时钟周期，得到一组8421码（一位十进制）。 CP（时钟信号） SR（信号输入） S1（置‘0’） Q0 S0（置‘1’） Q1 Q2 Q3 74LS194 2、转换模块 该部分我们有如下两种方案： 方案一： 写出8421BCD码转换成串行余3码的真值表，通过卡诺图化简得出转换电路。 真值表： 8421码余三码Q3Q2Q1Q0DCBA0000001100010100001001010011011