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实验室试验箱管脚 芯片 CYLONE EP1C3T144C8 时钟 PIN_16 蜂鸣器 PIN_79 按键开关按下为“1” 数码管 段 位 A B C D E F G DP Sel2 Sel1 Sel0 91 94 96 97 98 99 100 103 83 84 85 LED灯（高点亮；最右边是最低位，方便读数） 7 6 5 4 3 2 1 0 111 110 109 108 107 106 105 104 点阵（段最右边是最低位，方便读数） 段 位 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Sel3 Sel2 Sel1 Sel0 73 74 75 76 77 83 84 85 91 94 96 97 98 99 100 103 72 71 70 69 位第15行 位第0行 段 段 第 第 15 0 列 列  Led 分频（得到1Hz和1kHz频率） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fenpin is port(clk:in std_logic; clk1,clk1k:out std_logic); end; architecture bhv of fenpin is signal count1,count2:std_logic_vector(24 downto 0); begin process begin wait until rising_edge(clk); if(count1then count1=(others=0); else count1=count1+1; end if; if count110000000 then clk1=0; else clk1=1; end if; end process; process begin wait until rising_edge(clk); if(count2=20000)then count2=(others=0); else count2=count2+1; end if; if count210000 then clk1k=0; else clk1k=1; end if; end process; end; 计数（以20进制为例，加1计数，时间到后报警） library ieee; use ieee.std_logic_1164.all; entity jishu is port(clk1,clk1k:in std_logic; beep:out std_logic; num:buffer integer range 0 to 19); end; architecture bhv of jishu is begin process(clk1) begin if rising_edge(clk1) then if(num=19) then num=0; else num=num+1; end if; end if; if num=19 then beep=clk1k; else beep=0; end if; end process; end; 计数（以20进制为例，减1计数，时间到后报警） library ieee; use ieee.std_logic_1164.all; entity djs is port(clk1,clk1k:in std_logic; beep:out std_logic; num:buffer integer range 0 to 19); end; architecture bhv of djs is begin process(clk1) begin if rising_edge(clk1) t