计算机硬件技术第6次课.pptVIP

● 3、控制总线： ① 时钟信号：CLK ② 总线周期(微处理器与存储器或I/O之间交换一个数据的时间称为 总线周期，一个总线周期至少由两个时钟周期组成)定义信号： ● ● ● ● M/IO D/C W/R LOCK PLOCK 存储器/IO选择信号 数据/控制信号，表示是数据传送周期还是控制周期 读/写控制信号 总线锁定信号，有效时，80486独占系统总线 伪锁定信号，有效时允许80486访问32位以上的 存储器操作数，如段描述符等 ③ 总线控制信号： ● ADS 地址状态信号，表示总线周期中地址信号有效 ④ 总线宽度控制信号： （BS16、BS8） BS16 有效时：选择16位数据总线 BS8 有效时： 选择8位数据总线 ⑤ 中断/复位信号： RESET 复位信号 INTR NMI 可屏蔽中断请求信号 非屏蔽中断请求信号 高电平有效 上升沿有效 A31～A2 BE3 BE2 BE1 存 储 体 BE2 存 储 体 BE1 存 储 体 存 储 体 3 2 1 BE0 0 BE0 2003H 2002H 2001H 2000H D31～D24 D23～D16 D15～D8 D7～D0 D31～D0 第三节 Pentium 微处理器的体系结构 一、Pentium 微处理器的内部结构 Pentium 微处理器的内部结构 Pentium微处理器是Intel公司继80486之后推出的64位高性能微处理 器，它具有超标量体系结构、分支预测先进技术的采用，分开的指令、数 据高速缓冲存储器，以及128位、256位内部数据总线，64位可成组传送的 外部总线等特点。 Pentium微处理器由总线部件、代码Cache、指令Cache、预取缓冲存 储器、指令译码部件、整数运算部件、浮点运算部件等功能部件组成 。 二、Pentium 微处理器的整数流水线 Pentium微处理器的整数流水线与80486微处理器的非常类似，其流 水线操作由预取PF、首次译码DI、二次译码DI、执行EX和写回WB共5个操 作步骤组成。 它在流水线中增加了一些辅助性硬件以加速指令的执行。 （1）超标量执行 Pentium微处理器配置的超标量执行机构允许两条指令以并行方式 执行。采用的技术是把生成地址的硬件和算术运算逻辑运算部件配置 成两个各自独立的整数流水线，一个叫U流水线，另一个叫V流水线。 （2）转移预测判断 Pentium微处理器采用了预测新技术。为了支持这项新技术，芯片 内装备有两个预取缓冲存储器，一个是以线性方式来预取代码，另一个 则根据转移目标缓冲存储器BTB预取代码。 Pentium微处理器的片内Cache是分离式的Cache，即指令代码Cache 和数据Cache是各自独立的片内Cache。当执行部件对存储器进行访问 时，由指令Cache和数据Cache分别提供指令代码信息和数据信息。总线 接口部件内包括了各自独立的32位地址总线和64位数据总线。Pentium 微处理器的预取缓冲部件内包括了指令预取和指令译码两个子功能部件。 三、Pentium 微处理器的浮点流水线 （1）浮点流水线操作 Pentium浮点流水线由预取PF、首次译码D1、二次译码D2、取操作数、 首次执行X1、二次执行X2、写浮点数WF和出错报告ER共8个操作步骤组成。 其中预取PF和首次译码Dl这两个操作步骤与整数流水线中的前两个操作步 骤公用同一硬件资源。 对“基本”浮点指令来说，也允许单周期通过，也就是说能以每个时钟 执行一条指令的速率执行。 （2）浮点流水线微体系结构 Pentium微处理器的浮点流水线由浮点接口、寄存器组及控制部件 FIRC、浮点指数功能部件FEXP、浮点乘法部件FMUL、浮点加法部件FADD、 浮点除法部件FDIV以及浮点舍入处理部件PFRND共7个部件组成。 四、Pentium 微处理器的片内Cache Pentium采用了代码和数据各自独立的分离式Cache 。每一种Cache 的规模大小均为8K字节，采用的是二路相联的映像技术，每个Cache行大 小为32个字节。在每一个Cache内，都装备有一个专用的转换旁视缓冲存 储器TLB，用来快速地将线性地址转换成物理地址。 它遵循MESI协议，既可以将数据Cache根据写回方案进行配置，也可以 将数据Cache根据逐行写贯穿方案进行配置。数据Cache的标记是三端口式 的结构，以支持两个数据的传送和所访问的周期是在同一时钟周期之内 。 指令代码Cache是一个固有的写保护Cache，指令代码Cache的标记是 三端口式的结构，以便对Cache操作实施监视和对分割行的访问提供支持。