实验报告模板：实验四数字频率计设计.docVIP

实验四 数字频率计设计（1） 【实验目的】 掌握数字频率计的Verilog描述方法； 学习设计仿真工具的使用方法； 学习层次化设计方法； 【实验内容】 用4位十进制计数器对用户输入时钟进行计数，计数间隔为1秒，计数满1秒后将计数值（即频率值）锁存到4位寄存器中显示，并将计数器清0，再进行下一次计数。 为上述设计建立元件符号 【实验原理】 设计clk为1秒的计数器，对用户输入的时钟进行计数，所以记数间隔为1秒。而在计数器后是寄存器，所以可以将产生的数据放在寄存器里进行寄存，然后再进行4位到7位转换，在led上显示。 【程序源代码】（加注释） module CNT(CLKK,CNT_EN,RST_CNT,LOAD); input CLKK; output CNT_EN,RST_CNT,LOAD; wire CNT_EN,LOAD; reg RST_CNT,div2clk; always @(posedge CLKK) //定义CLKK为上升沿敏感信号 div2clk=~div2clk; always@(CLKK or div2clk) begin if(CLKK==1b0div2clk==1b0) RST_CNT=1b1; //使用非阻塞赋值语句 else RST_CNT=1b0; end assign LOAD=~div2clk; assign CNT_EN=div2clk; endmodule //模块结束 module C10(CLK,EN,RST,COUT,DOUT); input CLK,EN,RST; output COUT; output [3:0]DOUT; //定义DOUT为4位带宽 reg[3:0]Q; //定义Q为4位位宽 reg COUT; assign DOUT=Q; always@(posedge CLK or posedge RST) begin if(RST)Q=0; else if(EN) begin if(Q9)Q=Q+1; //当Q小于9时Q=Q+1 else Q=0; end end always@(Q) if(Q==4b1001) //当Q为4位的1001时执行语句 COUT=1; else COUT=0; endmodule module RGB4(DIN,LOAD,Dout); input LOAD; input [3:0] DIN; //定义DIN为4位位宽 output [3:0] Dout; reg [3:0] Dout; //定义Dout为4位位宽的寄存器变量 always@(posedge LOAD) Dout=DIN; endmodule module LED(in,led7); input [3:0] in; output [6:0] led7; reg [6:0] led7; //定义了led7为4位位宽的寄存器变量 always@(in) begin case(in) //使用case语句 0:led7=7b0111111; //in=0时输出7位的二进制0111111 1:led7=7b0000110; // in=1时输出7位的二进制0000110 2:led7=7b1011011; // in=2时输出7位的二进制1011011 3:led7=7b1001111; // in=3时输出7位的二进制1001111 4:led7=7b1100110; // in=4时输出7位的二进制1100110 5:led7=7b1101101; //in=5时输出7位的二进制1101101 6:led7=7b1