第五章 常用时序逻辑电路.doc

第五章 常用时序逻辑电路 内部是同步计数工作，两片之间是串联工作，所以这是一个并串行加法计数器。 假若要得到减法计数器，则根据M= N10=176，即置电路图请见参考文献[2]。 习题5.8 试用74290采用8421BCD码形式构成M＝7计数器，并写出态序表。 解：用74290芯片采用8421BCD码，将QA接CPB，CPA接外部CP，并将QAQBQC 信号经与门反馈到清零端，电路如习题5.8图所示。态序表如习题5.8表所示。 CTR 习题5.8表 习题5.8图态序表 1 3CT=0 N QD QC QB QA 0 Z3 0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 A DIV2 QA CP CP + [1] 3 0 0 1 1 3D 3CT=1 4 0 1 0 0 QB DIV5 CPB 0 Q5 0 1 0 1 C + CT QD 6 0 1 1 0 2 3CT=4 7 0 1 1 1 习题5.8图 习题5.9 试分析习题5.9图所示计数器功能，并写出态序表。 习题5.9表 习题5.9图态序表 N QD QC QB QA 1 1J CTR C1 0 0 0 0 0 1 3CT=0 Q 1K 1 0 0 0 1 2 0 0 1 0 0 Z3 0 3 0 0 1 1 4 0 1 0 0 DIV2 QA 5 0 1 0 1 CP + [1] 3D 6 0 1 1 0 3CT=1 1 QB 7 0 1 1 1 DIV5 0 QC + CT QD 2 3CT=4 习题5.9图 解：J=QCQB，K=QCQB，清零的一个输入端接在触发器的反相输出端Q。 若计数器从0000～0101状态计数，这时J=1，K=0，因而每来一个计数脉冲，触发器置1，而74290清零端接在触发器的Q=0，对计数工作无影响，计数器加1计数。当计数器状态变到QDQCQBQA=0110时，QB=QC=1，则J=0，K=1，下一个时钟脉冲到来后触发器被置0， Q=1，故74290的输出状态变为0000，实现了七进制计数器。态序表如习题5.9表所示。可见，这种计数器的模与反馈状态数的关系为M=N+1，即反馈状态N =M-1。例如，要构成九进制计数器，则N=9-1=8，故用QD反馈到触发器的J、K端。 习题5.10 试用74290构成M=48计数器，并用VHDL语言实现。 解：因为10＜M=48＜100，应选用2片74290串联工作。若设计数器按8421BCD码计数，则将Q0端和CPB端连接在一起。将计数脉冲送到第（1）片（低位片）的CPA端，第（1）片的Q3连到第（2）片（高位片）的CPA端。由于M=48，与它相应的计数器状态为Q7Q6Q5Q4（第2片）=0100，Q3Q2Q1Q0（第1片）=1000，把第（2）片的Q6和第（1）片的 11 Q3分别连到两个清零端，同时为使计数器计数工作，使置9端为低电平。电路连接如习题5.10图所示。 实现习题5.10的VHDL程序如下： LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; ENTITY m48 IS PORT(cp:IN std_logic; q:OUT std_logic_vector(7 DOWNTO 0)); END m48; ARCHITECTURE m48_arc OF m48 IS CTR SIGNAL iq:integer:=0; 3CT=0 BEGIN PROCESS(cp) (1) 0 BEGIN Z3 0 IF(cp’EVENT AND cp=‘0’) THEN IF(iq=47) THEN DIV2 CP iq 3CT=1 ELSE DIV5 0 CPB iq+ CT END IF; 2 3CT=4 END IF; qCTR 3CT=0 0 0 Q0 (2) Z3