第3章节FPGA结构与应用第2次课件幻灯片.ppt

IOE IOE 1 8 IOE IOE 1 8 IOE IOE 1 8 IOE IOE 1 8 IOE IOE IOE IOE IOE IOE IOE IOE LAB IOE IOE IOE IOE IOE IOE IOE IOE Logic Element EAB EAB Logic Array Logic Array Embedded Array FLEX Block Diagram FLEX Logic Array Block (LAB) * LE 1 LE 2 LE 3 LE 4 LE 5 LE 6 LE 7 LE 8 2 8 16 6 4 4 4 4 4 4 4 4 4 8 2 4 22/26 LAB local Interconnect (30/34 channels) LAB Control Signals Carry-In Cascade-In Carry-Out Cascade-Out Column-to-Row Interconnect Column FastTrack Interconnect Row FastTrack Interconnect 8 4 16 24 Dedicated Inputs Global Signals 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。 图3-40 用EAB构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写脉冲电路 输出宽度8,4,2,1 数据宽度8,4,2,1 地址宽度 8,9,10,11 写使能 输入时钟 EAB 可以用来实现乘法器 VS 非流水线结构,使用35个 LE,速度为 34 MHz 流水线结构速度为100 MHz, EAB 8 8 90 MHz 用EAB实现的流水线乘法器操作速度可达 90 MHz! 实例: 4x4 乘法器 + (6 LE) + (6 LE) + (7 LE) 8 LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE LE 3.6 FPGA/CPLD产品概述 3.6.1 Lattice公司CPLD器件系列 1. ispLSI器件系列 ispLSI1000E系列 ispLSI2000E/2000VL/200VE系列 ispLSI5000V系列 ispLSI 8000/8000V系列 2. ispLSI器件的结构与特点: 采用UltraMOS工艺。 系统可编程功能。 边界扫描测试功能。 加密功能。 短路保护功能。 3.6.2 Xilinx公司的FPGA和CPLD器件系列 1. Virtex E系列FPGA 2. SpartanⅡ器件系列 3. XC9500系列CPLD 4. Xilinx FPGA配置器件SPROM 5. Xilinx的IP核 3.6.3 Altera公司FPGA和CPLD器件系列 1. Stratix 系列FPGA 2. APEX系列FPGA 3. ACEX系列FPGA 4. FLEX系列FPGA 5. MAX系列CPLD 6. Altera宏功能块及IP核 3.6.4 Altera公司的FPGA配置方式与器件系列 表3-2 Altera FPGA常用配置器件 3.7 CPLD和FPGA的编程与配置 图3-46 10芯下载口 表3-3 图3-46 接口各引脚信号名称 3.7.1 CPLD的ISP方式编程 图3-47 CPLD编程下载连接图 TCK、TDO、TMS、TDI为CPLD的JTAG口 对CPLD编程 此接口既可作编 程下载口，也可作 JTAG接口 ALTERA 的 ByteBlaster（MV）下载接口 图3-48 多CPLD芯片ISP编程连接方式 3.7.1 CPLD的ISP方式编程 图3-50 多FPGA芯片配置电路 5、FPGA/CPLD下载方式 CPLD FPGA SRAM OTP isp --IN-SYSTEM-PROGRAMMERBALE 1、直接配置（CONFIGUERING） 2、ROM 3、模拟ROM * * 二、复杂可编程逻辑器件（CPLD）与现场可编程逻辑器件（FPGA） 1.CPLD CPLD主要是由可编程逻辑宏单元（LMC，Logic Macro Cell）围绕中心的可编程互连矩阵单元组成，其中LMC逻辑结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定 的功能。由于 CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。 到90年代，CPLD发展更为迅速，不仅具有电