[信息与通信]第二讲 VHDL基本结构.pptVIP

VHDL基本结构 VHDL语言通常包含实体(Entity)，构造体(Architecture)，配置(Configuration)，包集合(Package)，和库(Library)五部分.其中实体用于描述所设计的系统的外部接口信号；构造体用于描述系统内部的结构和行为；建立输入和输出之间的关系；配置语句安装具体元件到实体—结构体对，可以被看作是设计的零件清单；包集合存放各个设计模块共享的数据类型、常数和子程序等；库是专门存放预编译程序包的地方。 实体的基本结构 ENTITY 实体名 IS PORT（ 端口名:方向 数据类型名; 端口名:方向 数据类型名; 端口名:方向 数据类型名; 端口名:方向 数据类型名; 端口名:方向 数据类型名 ）; END 实体名 ; ENTITY 1、定义本设计的输入/输出端口 2、端口名是赋予每个系统引脚的名称，一般用几个英文字母组成 方向：IN OUT INOUT BUFFER LINKAGE 数据类型：std_logic,std_logic_vector(7 downto 0) integer real bit bit_vector(0 to 7) PORT ( n0, n1, select: IN BIT; q: OUT BIT; bus: OUT BIT_VECTOR(7 DOWNTO 0) ); 本例中，n0, n1, select 是输入引脚，属于BIT型，q是输出引脚，BIT型，bus 是一组8位二进制总线，属于BIT_VECTOR EITITY 设计时注意点 实体名与文件名要一样 文件存放位置 取名要规范 (实体名、端口信号名) 合理确定设计所需的端口信号 ARCHITECTURE的基本结构 构造体用于描述系统内部的结构和行为 构造体是实体的一个重要部分，每一个实体都有一个或一个以上的构造体。 ARCHITECTURE 构造体名 OF 实体名 IS [定义语句] 内部信号、数据类型、函数等的定义 BEGIN 功能描述语句；--并行语句 END 构造体； BLOCK语句描述 使用BLOCK语句描述的格式如下： 块标号：BLOCK BEGIN ： ： END BLOCK 块标号； 在对程序进行仿真时，BLOCK中的语句是并行执行的，与书写顺序无关，这一点和构造体中直接写的语句是一样的 ****PROCESS语句子结构 [进程名:]PROCESS（信号1，信号2，…） [声明区]；--局部变量、数据类型 BEGIN 顺序执行语句； END PROCESS[进程名] 一般用于组合电路进程模式 __进程标记: PROCESS (__信号名, __信号名, __信号名) VARIABLE __变量名 : STD_LOGIC; VARIABLE __变量名 : STD_LOGIC; BEGIN -- 指定信号 -- 指定变量 -- 过程调用 -- 如果语句 -- CASE语句 -- 循环语句 END PROCESS __进程标记; 用于时序电路进程模式 __进程标记: PROCESS (__信号名, __信号名, __信号名) VARIABLE __变量名 : STD_LOGIC; VARIABLE __变量名 : STD_LOGIC; BEGIN WAIT UNTIL __时钟信号 = ‘1’; 或 CLK event and CLK=1 -- 指定信号 -- 指定变量 -- 过程调用 -- 如果语句 -- CASE语句 -- 循环语句 END PROCESS __进程标记; ***双向电路设计 在工程应用中,双向电路是设计者不得不面对的问题.在实际应用中,数据总线往往是双向的.如何正确处理数据总线是进行时序逻辑电路设计的基础.在程序设计过程中,关键技术在于:实体部分必须对端口属性进行申明,端口属性必须为inout类型,在构造体需要对输出信号进行有条件的高阻控制. 双向电路的基本格式 ENTITY bidir_pin IS PORT( bidir : INOUT std_logic; oe, clk, from_core : IN std_logic;