实现快速准确数位设计除错的可携式逻辑分析仪-电子工程专辑.PDF

實現快速準確數位設計除錯的可攜式邏輯 分析儀 本文由 安捷倫科技(Agilent)提供 今日的數位設計涉及 FPGA 、晶片系統(SoC)積體電路和記憶體等不同技術，使其架構變得越來 越複雜，速度也越來越快 。因此，設計工程師需要一個可以觸發「問題特徵」的工具，然後快速 回溯到先前的時間，以便找出導致錯誤的根源 。如同今日許多典型的嵌入式設計，在處理大量的 訊號時，我們需要一個能夠分辨問題到底是肇因於功能或時序的方法。 利用同步「狀態模式」擷取並追蹤高速資料匯流排，以及使用高速觸發排序器找出特定系統狀況 的應用，也面臨著同樣的困境 。此外，設計工程師必須能夠追蹤 DDR2 以及 DDR3 記憶體位 址 、控制匯流排 ，並且善用解碼器、相容性測試工具 ，以及效能分析工具 。最後，為了讓不斷演 進的高速差動介面能夠準確地擷取訊號 ，工程師需同時配備單端和真正的差動探量工具 。 新一代的通用型邏輯分析儀現在已可提供上述的數位式除錯功能 。過去只有購買高價模組化邏輯 分析儀系統 ，才能獲得同等的效能與功能 。 觸發問題並回溯到更早的時間 ，利用詳細資訊探求問題根源 一個常見的情境是，設計小組打開數位式原型機時，才發現它並未照所設計的方式運行。如欲探 查真正的問題，工程師需仔細檢視目標訊號特性 ，以便找出產生錯誤的起因。然而，設計更複雜 的系統時 ，示波器，甚或混合訊號示波器 ，已無法快速呈現整個系統的概況。 此時可先使用邏輯分析儀概略查看系統的功能特性，接著再針對可疑的區域進行深入的除錯與驗 證。剛開始除錯時，我們不太知道分析儀該觸發什麼訊號 ，那麼不妨從逾時訊號或旗標開始著 手 。分析儀可以藉由觸發錯誤情況，像是逾時訊號或明顯的旗標，來偵測錯誤。 我們以一個部署於Xilinx Zynq 7000 系列SoC 中的設計為例 ，其中的基本通訊系統並未如所設計 般地將資料送入另一個元件 。一個基本狀態機原本應該要驅動將資料寫入另一個元件的程序 ，而 且應該會收到該元件回傳的確認位元，指示已經收到資料 ，可以再傳送更多資料了。這個過程會 一直反覆進行，直到傳送完所有資料為止。 在這個例子中，我們使用飛腳式探棒(連接到間隔0.1 吋的探針) ，來探量FPGA I/O 訊號 。同時我 們針對 5 位元的「one-hot 」狀態機，為邏輯分析儀設定了一個“state”匯流排標籤、一個“ACK”確 認訊號標籤 ，以及一個“timeout”逾時訊號標籤。其匯流排和訊號設定如圖一所示 。 Copyright © 2014 eMedia Asia Ltd. 電子工程專輯網站()所有內容均受版權保護 圖一 設定匯流排和通道以便擷取狀態機、確認位元和逾時位元 我們在功能選單的Sampling 標籤下，將擷取模式設成時序擷取 ，取樣速度為5GHz 、取樣記憶體 深度為 4M 。因為我們懷疑當目標出錯時，出現逾時訊號的可能性大增，因此我們在波形窗口 中，設定觸發逾時訊號的上升訊號緣 。接著我們按下邏輯分析儀的 Run 按鈕並啟動目標系統， 之後邏輯分析儀便可觸發逾時訊號的上升訊號緣 ，進而產生如圖二所示的曲線 。 圖二 針對逾時旗標之上升訊號緣進行觸發後所擷取到的畫面 ，您可看到狀態機被鎖定了 Copyright © 2014 eMedia Asia Ltd. 電子工程專輯網站()所有內容均受版權保護 請注意，除了逾時訊號上升訊號緣和 250MHz 連續時脈外，其他所有的訊號都呈一直線或是被 鎖定 。狀態機的 「1F 」值是無效的狀態，我們無法從中得到更多資訊 。由於時序擷取具有 5 GHz 、200ps 的高解析度取樣，設計工程師可在螢幕上單擊右鍵，然後選擇「放至最大(Zoom Out Full) 」，來查看邏輯分析儀的深度記憶體內擷取到什麼樣的資訊 ，如圖三所示。 圖三 使用「放至最大」功能和深度記憶體來檢視訊號 ，可顯示觸發點之前500 usec 的目標訊號 現在，藉由回溯深度記憶體的擷取資料，我們可看到逾時旗標之前 500us 附近的目標訊號 ，進而 發現導致錯誤的緣由。我們可在目標訊號附近畫一個方形，然後放大並洞察訊號 ，如圖四所示。 消失的「Ack 」確認信號-- 出現問題的第