微处理器系统结构与嵌入式系统第六章节课件幻灯片.ppt

SPI接口 同步全双工串行接口 * 接收缓存寄存器 接收移位寄存器 发送控制寄存器 接收时钟控制 发送缓存寄存器 发送移位寄存器 控制寄存器 时钟源 时钟源选择与分频器 接收控制寄存器 SOMI 时钟相位与极性控制 SCK 发送时钟控制 MOSI SS 6.5.2 异步串行接口 收发无共同时钟源，也不通过锁相实现时钟同步 * 接收缓冲器 接收移位寄存器 波特率发生器 波特率寄存器 接收同步控制器 发送缓冲器 发送移位寄存器 发送同步控制器 状态寄存器 控制寄存器 中断识别寄存器 中断允许寄存器 差错控制寄存器 MODEM寄存器 MODEM接口信号 INT RXD TXD 时钟源 波特率发生器 通信的建立是通过设置波特率为一致而实现的 波特率与系统时钟频率有关，并通过设置分频器的分频值达到波特率一致的目的 * 本地时钟源 波特率寄存器 分频器 预分频器 波特率 串口接收采样时钟 式中SCLK为本地串口的时钟源频率，PD为预分频因子，通常取16、32或64等常数。BD为波特率因子 * 异步串行通信数据帧结构 通行协议是指通信双方共同遵守的约定，包括波特率、校验方式和帧格式等 帧内同步，帧间异步 每帧的数据位数为5-8位，初始化时设置为定值，且收发双方一致。 * 第六章习题 作业：6.4，6.10，6.14 */100 * 简单中断接口中的软硬件功能 S R CP D Q 外设发出的中断请求信号 CPU中断请求复位信号 ＋5V 送至总线的中断请求引脚 CPU中断请求允许信号 硬件需完成的功能： 可产生稳定的中断请求信号 可屏蔽该中断请求信号 可清除该中断请求信号 软件需完成的功能： 产生中断请求允许信号 产生中断请求复位信号 装载中断服务子程序 将用户中断服务子程序的入口地址放入中断向量表 * 中断的软件判优法 … … … 至CPU的INTR引脚 + 由外设设置的 中断请求寄存器可由程序设置的中断允许寄存器 设备优先级由软件查询流程确定。 试画出工作流程； 考虑如何得到中断类型号； * 中断优先权编码电路 8-3编 码 器 A2 A1 A0 B2 B1 B0 比较器 AB … 1 2 中断请求信号 + 至CPU的INTR引脚 优先权失效信号 + 优先权寄存器 CPU 1 2 3 4 5 6 7 8 可由程序设置的 中断允许寄存器 由外设设置的 中断请求寄存器 … … 1 2 3 4 5 6 7 8 设备优先级由编码器连接方式确定。 * 设备优先级由链式电路连接顺序确定。 菊花链式排队电路 B1 B2 … H1 H2 G1 G2 … CPU的中断响应信号INTA 到设备1的中断响应信号输出 到设备2的中断响应信号输出 到设备7的中断响应信号输出 到设备8的中断响应信号输出 1 2 3 4 5 6 7 8 可由程序设置的 中断允许寄存器 由外设设置的 中断请求寄存器 … … 至CPU的INTR引脚 + 1 2 3 4 5 6 7 8 A1 A2 * 接口的程序中断方式 6.3.3 直接存储器访问（DMA）方式 程序查询传送方式的特点 电路简单 不能实时响应 适用于简单的无实时性要求的场合 需要CPU参与 程序中断传送方式的特点 实时响应，需要中断控制电路 适用于传输数据量较少，而要求实时性较高的场合 需要CPU参与 DMA方式 解决一次性传输大量数据 一般用于存储器与I/O之间，CPU不参与传输而运行其他程序 * * 数据缓冲器 地址缓冲器 数据总线 地址总线 时序控 制逻辑 IOR MEMR MEMW 片选 IOW CLK 计数指示 总线请求 复位 总线仲裁逻辑 DMA控制逻辑 地址寄存器 计数寄存器 状态寄存器 总线响应 DMA响应 DMA应答 DMA控制器结构 外设申请DMA操作 总线响应DMA DMAC初始化 DMAC传输 DMAC具备的功能 向CPU发出总线请求信号HOLD。 当CPU允许出让总线控制权时，能够接收CPU发出的总线应答信号HLDA，并接管总线进入DMA方式。 具有寻址功能，对存储器及I/O寻址并修改地址指针。 具有控制逻辑，能发出读/写控制信号。 决定传输的字节数，并判断DMA是否结束。 发出DMA结束信号，交出总线权，使CPU恢复正常工作状态 * * 存储器 CPU DMAC I/O 地址总线AB 总线请求 总线响应 DMA请求 DMA响应 数据总线DB 控制总线CB DMA传送过程 I/O DMA请求 DMAC 总线请求 CPU 总线响应 DMA响应 可在I/O设备和存储器之间直接传送数据。 传送时，源和目的均直接由硬件指定。 传输的数据块长度需要指定，计数由硬件