华北电力大学科技学院电子设计自动化时序逻辑电路的VHDL设计.pptVIP

9.7 有限状态机的VHDL描述 2. 常数类型状态机 1）状态编码方式 （3）约翰逊编码 约翰逊编码是由约翰逊计数器（扭环计数器）产生的一种编码。根据约翰逊计数器的电路结构特点，将最后一位触发器的反相输出端反馈到第一位触发器的数据输入端，其他触发器的数据输入端与前面相邻触发器的同相输出端相连。在时钟脉冲的作用下可以得到约翰逊编码。比如3位约翰逊编码：000，001，011，111，110，100。 9.7 有限状态机的VHDL描述 2. 常数类型状态机 1）状态编码方式 （4）one-hot编码 One-hot编码使用n位二进制数据对n个状态进行编码，而且每个状态的n位编码中只有1位有效，而且不同状态的有效位不同。例如4位one-hot编码可以实现具有4个状态的状态机编码：0001，0010，0100，1000。 9.7 有限状态机的VHDL描述 （1）自然二进制编码 2）状态编码方式比较 9.7 有限状态机的VHDL描述 （2）格雷码 9.7 有限状态机的VHDL描述 （3）约翰逊编码 9.7 有限状态机的VHDL描述 （4）one-hot 编码 9.7 有限状态机的VHDL描述 9.7 有限状态机的VHDL描述 9.7 有限状态机的VHDL描述 9.7 有限状态机的VHDL描述 9.4 计数器的VHDL描述 1. 同步计数器 9.4 计数器的VHDL描述 1. 同步计数器 9.4 计数器的VHDL描述 2. 异步计数器 9.4 计数器的VHDL描述 2. 异步计数器 9.4 计数器的VHDL描述 2. 异步计数器 9.4 计数器的VHDL描述 3. 加计数器 9.4 计数器的VHDL描述 3. 加计数器 9.4 计数器的VHDL描述 4. 减计数器 9.4 计数器的VHDL描述 4. 减计数器 同步 9.4 计数器的VHDL描述 4. 减计数器 9.4 计数器的VHDL描述 4. 减计数器 9.4 计数器的VHDL描述 4. 减计数器 9.4 计数器的VHDL描述 5. N进制计数器 9.4 计数器的VHDL描述 5. N进制计数器 9.4 计数器的VHDL描述 5. N进制计数器 9.4 计数器的VHDL描述 6. BCD码计数器 9.4 计数器的VHDL描述 6. BCD码计数器 9.4 计数器的VHDL描述 6. BCD码计数器 9.4 计数器的VHDL描述 6. BCD码计数器 9.5 分频器的VHDL描述 1. 偶数分频 9.5 分频器的VHDL描述 1. 偶数分频 9.6 存储器的VHDL描述 9.6 存储器的VHDL描述 9.6 存储器的VHDL描述 9.7 有限状态机的VHDL描述 有限状态机根据输出信号是否受输入信号的影响可以分为两大类：mealy型和moor型。 其中前者输出信号受输入信号影响，而后者输出信号只决定于各触发器的状态，不受电路当前输入信号的影响或没有输入信号。 VHDL有特定语法可以进行有限状态机的设计，主要方法有两大类： 一是用枚举类型定义状态机； 二是用常数定义状态机。 9.7 有限状态机的VHDL描述 1. 枚举类型状态机 9.7 有限状态机的VHDL描述 1. 枚举类型状态机 9.7 有限状态机的VHDL描述 1. 枚举类型状态机 9.7 有限状态机的VHDL描述 1. 枚举类型状态机 9.7 有限状态机的VHDL描述 2. 常数类型状态机 9.7 有限状态机的VHDL描述 2. 常数类型状态机 9.7 有限状态机的VHDL描述 2. 常数类型状态机 1）状态编码方式 （1）自然二进制编码 按照自然二进制数值大小递增或递减的顺序进行编码的方式，比如3位自然二进制数编码：000，001，010，011，100，101，110，111。 （2）格雷码 格雷码是一种常见的无权码，其特点是两个相邻代码之间仅有1位取值不同，因而常用于将模拟量转换成用连续二进制数序列表示数字量的系统中，可以有效地避免错误数码的出现。3位格雷码编码：000， 001， 011，010，110，111，101，100。 第9章 时序逻辑电路的VHDL设计 9.1 时钟信号及复位方式 9.2 基本触发器的VHDL描述 9.3 寄存器的VHDL描述 9.4 计数器的VHDL描述 9.5 分频器的VHDL描述 9.6 存储器的VHDL描述 9.7 有限状态机的VHDL描述 9.1 时钟信号及复位方式 9.1.1 时钟边沿的描述 1.完整的时钟边沿描述 9.1 时钟信号及复位方式 9.1.1 时钟边沿的描述 2.简化的时钟边沿描述 9.1 时钟信号及复位方式 9.1.1 时